該系統采用了B/S結構模式，利用JSP技術，采用開源框架Struts，使用連接池技術通過JDBC訪問數據庫。特別在登錄安全問題，借助Web服務器Session對象，綜合運用數據加密技術與圖片驗證碼技術，增強Web用戶登錄安全策略。
標簽： 模式
上傳時間： 2013-12-23
上傳用戶：aa54
本文用VHDL在CPLD器件上實現一種8 b數字頻率計測頻系統，能夠用十進制數碼顯示被測信號的頻率，不僅能夠測量正弦波、方波和三角波等信號的頻率，而且還能對其他多種物理量進行測量。具有體積小、可靠性高、功耗低的特點。
標簽： VHDL CPLD 器件 數字頻率計
上傳時間： 2013-12-18
上傳用戶：sy_jiadeyi
利用matlab編寫的m序列發生器。內容參見《FPGA設計及應用》褚振勇編 西安電子科技大學出版社
標簽： matlab FPGA 編寫 序列
上傳時間： 2016-08-31
上傳用戶：dongqiangqiang
這是一個三次樣條插值的.m程序 輸入的是一個二維數組A(Nx2) 插值方法為: S(x) = A(J) + B(J)*( x - x(J) ) + C(J)*( x - x(J) )**2 +D(J) * ( x - x(J) )**3 for x(J) <= x < x(J + 1)
標簽： Nx2 插值 三次樣條 二維
上傳時間： 2013-12-14
上傳用戶：gengxiaochao
基于Xilinx XC3S500E的FPGA最小開發板制作的文章。
標簽： Xilinx S500 500E FPGA
上傳時間： 2016-09-01
上傳用戶：13517191407
移位乘法器的輸入為兩個4位操作數a和b，啟動乘法器由stb控制，clk信號提供系統定時。乘法器的結果為8位信號result,乘法結束后置信號done為1. 乘法算法采用原碼移位乘法，即對兩個操作數進行逐位的移位相加，迭代4次后輸出結果。具體算法： 1. 被乘數和乘數的高位補0，擴展成8位。 2. 乘法依次向右移位，并檢查其最低位，如果為1，則將被乘數和部分和相加，然后將被乘數向左移位；如果為0，則僅僅將被乘數向左移位。移位時，被乘數的低端和乘數的高端均移入0. 3. 當乘數變成全0后，乘法結束。
標簽： 移位 乘法器 位操作 輸入
上傳時間： 2014-01-03
上傳用戶：星仔
一個電子產品開發時的部分c代碼B!絕對能用!
標簽： 電子 產品開發 分 代碼
上傳時間： 2013-12-20
上傳用戶：許小華
上傳時間： 2016-09-05
上傳用戶：515414293
介紹了matlab/simulink在FPGA中的應用，將matlab/simulingk和FPGA結合起來，對仿真具有一定的參考價值。
標簽： simulink matlab FPGA 中的應用
上傳時間： 2014-12-02
上傳用戶：84425894
自己的51開發板源代碼B，里面包含有LCD1602實驗，lcd12864實驗，ps2 lcd1602，串口通訊，紅外遙控，計算器，繼電器控制，矩陣鍵盤等實驗程序，內容豐富
標簽： 51開發板 源代碼
上傳時間： 2016-09-06
上傳用戶：wab1981
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