大型設(shè)計中FPGA的多時鐘設(shè)計策略,希望有需要的人喜歡
標(biāo)簽： FPGA 大型 多時鐘 策略
上傳時間： 2013-08-14
上傳用戶：zhichenglu
采用Altera公司的FPGA芯片，在MAX+plus II軟件平臺上實現(xiàn)多路HDLC電路
標(biāo)簽： Altera FPGA HDLC plus
上傳時間： 2013-08-16
上傳用戶：ommshaggar
多款FPGA CPLD開發(fā)板的原理圖，很好的線路設(shè)計參考
標(biāo)簽： FPGA CPLD 開發(fā)板 原理圖
上傳時間： 2013-08-18
上傳用戶：shanml
基于FPGA的多功能數(shù)字鐘的設(shè)計與實現(xiàn) 內(nèi)附有詳盡的Verilog HDL源碼，其功能主要有：時間設(shè)置，時間顯示，跑表，分頻，日期設(shè)置，日期顯示等
標(biāo)簽： Verilog FPGA HDL 多功能
上傳用戶：問題問題
PROTUES中簡單圖片顯示,請多提意見.謝謝!
標(biāo)簽： PROTUES
上傳時間： 2013-08-20
上傳用戶：wawjj
多路18b20測溫顯示系統(tǒng),可同時測量n個第三18b20
標(biāo)簽： 18b20 多路 測溫 顯示系統(tǒng)
上傳時間： 2013-08-21
上傳用戶：zhangchu0807
關(guān)于FPGA的設(shè)計方面的諸多經(jīng)驗總結(jié)，討論了設(shè)計方面應(yīng)該注意的問題。
標(biāo)簽： FPGA 方面 經(jīng)驗
上傳用戶：onewq
多個Verilog和vhdl程序例子，可以作為初學(xué)者參考實例，按照電路結(jié)構(gòu)寫出HDL代碼
標(biāo)簽： Verilog vhdl 程序
上傳時間： 2013-08-26
上傳用戶：athjac
節(jié)點是網(wǎng)絡(luò)系統(tǒng)的基本控制單元，論文提出了一種基于CPLD和多處理器結(jié)構(gòu)的控制網(wǎng)絡(luò)節(jié)點設(shè)計方案，它能夠提高單節(jié)點并行處理能力，其模塊化結(jié)構(gòu)增強了節(jié)點的可靠性。
標(biāo)簽： CPLD 多處理器 控制網(wǎng)絡(luò) 節(jié)點設(shè)計
上傳時間： 2013-08-31
上傳用戶：shanxiliuxu
基于CPLD的多功能信號發(fā)生器設(shè)計.PDF
標(biāo)簽： CPLD 多功能 信號發(fā)生器
上傳時間： 2013-09-02
上傳用戶：lnnn30
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