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網口單端轉差分板H1102 DS26C31 DS26C32 PROTEL 99SE 原理圖+PCB+封裝庫文件，Protel 99se 設計，包括原理圖及PCB印制板圖，可以用Protel或 Altium Designer(AD)軟件打開或修改，都已經制板在實際項目中使用，可作為你產品設計的參考。
上傳時間： 2022-05-12
上傳用戶：wangshoupeng199
function [alpha,N,U]=youxianchafen2(r1,r2,up,under,num,deta) %[alpha,N,U]=youxianchafen2(a,r1,r2,up,under,num,deta) %該函數用有限差分法求解有兩種介質的正方形區域的二維拉普拉斯方程的數值解 %函數返回迭代因子、迭代次數以及迭代完成后所求區域內網格節點處的值 %a為正方形求解區域的邊長 %r1,r2分別表示兩種介質的電導率 %up,under分別為上下邊界值 %num表示將區域每邊的網格剖分個數 %deta為迭代過程中所允許的相對誤差限 n=num+1; %每邊節點數 U(n,n)=0; %節點處數值矩陣 N=0; %迭代次數初值 alpha=2/(1+sin(pi/num));%超松弛迭代因子 k=r1/r2; %兩介質電導率之比 U(1,1:n)=up; %求解區域上邊界第一類邊界條件 U(n,1:n)=under; %求解區域下邊界第一類邊界條件 U(2:num,1)=0;U(2:num,n)=0; for i=2:num U(i,2:num)=up-(up-under)/num*(i-1);%采用線性賦值對上下邊界之間的節點賦迭代初值 end G=1; while G>0 %迭代條件：不滿足相對誤差限要求的節點數目G不為零 Un=U; %完成第n次迭代后所有節點處的值 G=0; %每完成一次迭代將不滿足相對誤差限要求的節點數目歸零 for j=1:n for i=2:num U1=U(i,j); %第n次迭代時網格節點處的值 if j==1 %第n+1次迭代左邊界第二類邊界條件 U(i,j)=1/4*(2*U(i,j+1)+U(i-1,j)+U(i+1,j)); end if (j>1)&&(j U2=1/4*(U(i,j+1)+ U(i-1,j)+ U(i,j-1)+ U(i+1,j)); U(i,j)=U1+alpha*(U2-U1); %引入超松弛迭代因子后的網格節點處的值 end if i==n+1-j %第n+1次迭代兩介質分界面（與網格對角線重合）第二類邊界條件 U(i,j)=1/4*(2/(1+k)*(U(i,j+1)+U(i+1,j))+2*k/(1+k)*(U(i-1,j)+U(i,j-1))); end if j==n %第n+1次迭代右邊界第二類邊界條件 U(i,n)=1/4*(2*U(i,j-1)+U(i-1,j)+U(i+1,j)); end end end N=N+1 %顯示迭代次數 Un1=U; %完成第n+1次迭代后所有節點處的值 err=abs((Un1-Un)./Un1);%第n+1次迭代與第n次迭代所有節點值的相對誤差 err(1,1:n)=0; %上邊界節點相對誤差置零 err(n,1:n)=0; %下邊界節點相對誤差置零 G=sum(sum(err>deta))%顯示每次迭代后不滿足相對誤差限要求的節點數目G end
標簽： 有限差分
上傳時間： 2018-07-13
上傳用戶：Kemin
電磁場計算中的時域有限差分法（王常清） pdf版
上傳時間： 2013-04-15
上傳用戶：eeworm
專輯類-微波相關專輯-共31冊-341M 電磁場計算中的時域有限差分法（王常清）-382頁-12.3M-pdf版.pdf
上傳時間： 2013-04-24
上傳用戶：liuxiaojie
差分跳頻(DFH)是集跳頻圖案、信息調制與解調于一體，是一個全面基于數字信號處理的全新概念的通信系統，其技術體制和原理與常規跳頻完全不同，較好地解決了數據速率和跟蹤干擾等問題，代表了當前短波通信的一個重要發展方向。美國Sanders公司推出了名為CHESS的新型短波跳頻通信系統，并獲得了成功，但我國對該體制和技術的研究還處于初始階段，目前還不太成熟，離實際應用還有一段距離。 本文主要基于FPGA芯片的基礎上對差分跳頻進行了研究，用FPGA來實現數字信號處理可以很好地解決并行性和速度問題，而且其靈活的可配置特性，使得FPGA構成的DSP系統非常易于修改、測試及硬件升級。而且設計中盡量采用軟件無線電體系結構，減少模擬環節，把數字化處理盡量靠近天線，從而建立一個通用、標準、模塊化的硬件平臺，用軟件編程來實現差分跳頻的各種功能，從基于硬件的設計方法中解放出來。 本文首先介紹了課題背景及研究的意義，闡述了目前差分跳頻中頻率合成跟頻率識別的實現方案。在頻率合成中，著重對DDS的相位截斷誤差及幅度量化誤差進行仿真，找出基于FPGA實現的最佳參數及改善方法。在頻率識別中，基于Xilinx公司提供FFT IP核，接收端中的位同步，頻率識別均在FFT的理論上進行設計。最后根據設計方案制作基于FPGA的電路板。 設計中跳頻圖案、直接數字頻率合成器、頻率識別、位同步、跳頻圖案恢復、線性調頻z變換等模塊均采用Verilog和VHDL兩種通用硬件描述語言進行設計，以便能夠在所有廠家的FPGA芯片中移植。
上傳時間： 2013-07-22
上傳用戶：yezhihao
差分時鐘EMC設計標準電路，內有電路圖，詳實！
上傳時間： 2013-04-24
上傳用戶：muyehuli
差分信號（Differential Signal）在高速電路設計中的應用越來越廣泛，差分線大多為電路中最關鍵的信號，差分線布線的好壞直接影響到PCB板子信號質量。
標簽： Differential Allegro Signal 差分信號
上傳時間： 2013-09-04
上傳用戶：jennyzai
差分放大器--湖南大學
上傳時間： 2013-11-23
上傳用戶：chenlong
圖1所示電路可將高頻單端輸入信號轉換為平衡差分信號，用于驅動16位10 MSPS PulSAR® ADC AD7626。該電路采用低功耗差分放大器ADA4932-1來驅動ADC，最大限度提升AD7626的高頻輸入信號音性能。此器件組合的真正優勢在于低功耗、高性能
上傳時間： 2013-10-21
上傳用戶：佳期如夢
差分對信號的設置與布線
上傳時間： 2013-11-13
上傳用戶：wuchunzhong
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