可編程asic集成數(shù)字系統(tǒng)
標簽： asic 可編程 集成 數(shù)字系統(tǒng)
上傳時間： 2013-08-02
上傳用戶：eeworm
專輯類----可編程邏輯器件相關專輯 可編程asic集成數(shù)字系統(tǒng)-420頁-11.1M.rar
標簽： asic 11.1 420
上傳時間： 2013-04-24
上傳用戶：aappkkee
專輯類-可編程邏輯器件相關專輯-96冊-1.77G 可編程asic集成數(shù)字系統(tǒng)-420頁-11.1M.pdf
上傳用戶：hhkpj
書名:數(shù)字邏輯電路的asic設計/實用電子電路設計叢書 作者:（日）小林芳直 著，蔣民 譯，趙寶瑛 校 出版社：科學出版社 原價：30.00 出版日期：2004-9-1 ISBN：9787030133960 字數(shù)：348000 頁數(shù)：293 印次： 版次：1 紙張：膠版紙 開本： 商品標識：8901735 編輯推薦 -------------------------------------------------------------------------------- 內(nèi)容提要 -------------------------------------------------------------------------------- 本書是“實用電子電路設計叢書”之一。本書以實現(xiàn)高速高可靠性的數(shù)字系統(tǒng)設計為目標，以完全同步式電路為基礎，從技術實現(xiàn)的角度介紹asic邏輯電路設計技術。內(nèi)容包括：邏輯門電路、邏輯壓縮、組合電路、Johnson計數(shù)器、定序器設計及應用等，并介紹了實現(xiàn)最佳設計的各種工程設計方法。 本書可供信息工程、電子工程、微電子技術、計算技術、控制工程等領域的高等院校師生及工程技術人員、研制開發(fā)人員學習參考。 目錄 -------------------------------------------------------------------------------- 第1章 asic=同步式設計=更高可靠性設計方法的實現(xiàn) 1.1 面向高性能系統(tǒng)的設計 1.2 同步電路的不足 1.3 同步電路設計 1.4 asic機能設計方法有待思考的地方 第2章 邏輯門電路詳解 2.1 邏輯門電路的最基本的知識 2.2 加法電路及其構成方法 2.3 其他輸入信號為３位的邏輯單元 2.4 復合邏輯門電路的調(diào)整 第3章 邏輯壓縮與奎恩·麥克拉斯基法 3.1 除去玻色項的方法 3.2 奎恩·麥克拉斯基法 第4章 組合電路設計 4.1 選擇器、解碼器、編碼器 4.2 比較和運算電路的設計 第5章 計數(shù)器電路的設計 5.1 計數(shù)器設計的基礎 5.2 各種各樣的計數(shù)器設計 5.3 LFSR(M系列發(fā)生器)的設計 第6章 江遜計數(shù)器 6.1 設計高可靠性的江遜計數(shù)器 6.2 沖刷順序的組成 第7章 定序器設計 7.1 定序器電路設計的基礎知識 7.2 把江遜計數(shù)器制作成狀態(tài)機 7.3 一比特熱位狀態(tài)機與江遜狀態(tài)機 7.4 跳躍動作的設計 第8章 定序器的高可靠化技術 8.1 高可靠性定序器概述 8.2 關注高可靠性江遜狀態(tài)機 第9章 定序器的應用設計 9.1 軟件處理與硬件處理 9.2 自動扶梯的設計 9.3 信號機的設計 9.4 數(shù)碼存錢箱的設計 9.5 數(shù)字鎖相環(huán)的設計 第10章 實現(xiàn)最佳設計的方法 10.1 如何杜絕運行錯誤的產(chǎn)生 10.2 16位乘法器的電路整定 10.3 冒泡分類器（bubble sorter）的電路設定 參考文獻
標簽： asic 數(shù)字邏輯電路
上傳時間： 2013-06-15
上傳用戶：龍飛艇
隨著asic設計規(guī)模的增長，功能驗證已成為整個開發(fā)周期的瓶頸。傳統(tǒng)的基于軟件模擬和硬件仿真的邏輯驗證方法已難以滿足應用的要求，基于FPGA組的原型驗證方法能有效縮短系統(tǒng)的開發(fā)周期，可提供更快更全面的驗證。由于FPGA芯片容量的增加跟不上asic設計規(guī)模的增長，單芯片已無法容納整個設計，所以常常需要對設計進行邏輯分割，將子邏輯塊映射到FPGA陣列中。 本文對邏輯驗證系統(tǒng)的可配置互連結構和asic邏輯分割算法進行了深入的研究，提出了FPGA陣列的非對稱可配置互連結構。與現(xiàn)有的對稱互連結構相比，該結構能提供更多的互連通道，可實現(xiàn)對I/O數(shù)量、電平類型和互連路徑的靈活配置。 本文對邏輯分割算法進行了較深入的研究。針對現(xiàn)有的兩類分割算法存在的不足，提出并實現(xiàn)了基于設計模塊的邏輯分割算法，該算法有三個重要特征：1)基于設計代碼；2)以模塊作為邏輯分割的最小單位；3)使用模塊資源信息指導邏輯分割過程，避免了設計分割過程的盲目性，簡化了邏輯分割過程。 本文還對并行邏輯分割方法進行了研究，提出了兩種基于不同任務分配策略的并行分割算法，并對其進行了模擬和性能分析；驗證了采用并行方案對asic邏輯進行分割和映射的可行性。 最后基于改進的芯片互連結構，使用原型系統(tǒng)驗證方法對某一大規(guī)模asic設計進行了邏輯分割和功能驗證。實驗結果表明，使用改進后的FPGA陣列互連結構可以更方便和快捷地實現(xiàn)asic設計的分割和驗證，不但能顯著提高芯片間互連路徑的利用率，而且能給邏輯分割乃至整個驗證過程提供更好的支持，滿足現(xiàn)在和將來大規(guī)模asic邏輯驗證的需求。
標簽： FPGA asic 邏輯 驗證技術
上傳時間： 2013-06-12
上傳用戶：極客
本文介紹帶有收發(fā)器的全系列40-nmFPGA和asic，發(fā)揮前沿技術優(yōu)勢，在前一代創(chuàng)新基礎上，解決下一代系統(tǒng)難題。
標簽： FPGA asic 40 nm
上傳時間： 2013-07-26
上傳用戶：84425894
·【內(nèi)容簡介】本書第2版描述了使用Synopsys工具進行asic芯片綜合、物理綜合、形式驗證和靜態(tài)時序分析的最新概念和技術，同時針對VDSM(超深亞微米)工藝的完整asic設計流程的設計方法進行了深入的探討。.本書的重點是使用Synopsys32具解決各種VDSM問題的實際應用。讀者將詳細了解有效處理復雜亞微米asic的設計方法，其重點是HDL的編碼風格、綜合和優(yōu)化、動態(tài)仿真、形式驗證、DFT掃描
標簽： asic 芯片
上傳時間： 2013-05-20
上傳用戶：diets
·Advanced asic Chip Synthesis Using Synopsys Design Compiler,Physical Compiler and Primetime
標簽： nbsp Synthesis Advanced Synopsys
上傳用戶：alia
asic/FPGA驗證經(jīng)典資料，英文版，希望大家可以有所借鑒。
標簽： asic FPGA
上傳時間： 2013-08-13
上傳用戶：solmonfu
運算電路的綜合：包含多種常用數(shù)學算法的FPGA/asic實現(xiàn)。
標簽： FPGA asic 運算電路 算法
上傳時間： 2013-08-15
上傳用戶：songrui
蟲蟲下載站版權所有 京ICP備2021023401號-1
