由于cMOS器件靜電損傷90%是延遲失效，對(duì)整機(jī)應(yīng)用的可靠性影響太大，因而有必要對(duì)cMOS器件進(jìn)行抗靜電措施。本文描述了cMOS器件受靜電損傷的機(jī)理，從而對(duì)設(shè)計(jì)人員提出了幾種在線路設(shè)計(jì)中如何抗靜電，以保護(hù)cMOS器件不受損傷。
上傳時(shí)間： 2013-11-05
上傳用戶：yupw24
閂鎖效應(yīng)是指cMOS器件所固有的寄生雙極晶體管被觸發(fā)導(dǎo)通，在電源和地之間存在一個(gè)低阻通路，大電流，導(dǎo)致電路無法正常工作，甚至燒毀電路
標(biāo)簽： cMOS 閂鎖效應(yīng)
上傳時(shí)間： 2013-10-20
上傳用戶：縹緲
開關(guān)在電路中起接通信號(hào)或斷開信號(hào)的作用。最常見的可控開關(guān)是繼電器，當(dāng)給驅(qū)動(dòng)繼電器的驅(qū)動(dòng)電路加高電平或低電平時(shí)，繼電器就吸合或釋放，其觸點(diǎn)接通或斷開電路。cMOS模擬開關(guān)是一種可控開關(guān)，它不象繼電器那樣可以用在大電流、高電壓場(chǎng)合，只適于處理幅度不超過其工作電壓、電流較小的模擬或數(shù)字信號(hào)。 一、常用cMOS模擬開關(guān)引腳功能和工作原理 1.四雙向模擬開關(guān)CD4066 CD4066 的引腳功能如圖1所示。每個(gè)封裝內(nèi)部有4個(gè)獨(dú)立的模擬開關(guān)，每個(gè)模擬開關(guān)有輸入、輸出、控制三個(gè)端子，其中輸入端和輸出端可互換。當(dāng)控制端加高電平時(shí)，開關(guān)導(dǎo)通；當(dāng)控制端加低電平時(shí)開關(guān)截止。模擬開關(guān)導(dǎo)通時(shí)，導(dǎo)通電阻為幾十歐姆；模擬開關(guān)截止時(shí)，呈現(xiàn)很高的阻抗，可以看成為開路。模擬開關(guān)可傳輸數(shù)字信號(hào)和模擬信號(hào)，可傳輸?shù)哪M信號(hào)的上限頻率為40MHz。各開關(guān)間的串?dāng)_很小，典型值為－50dB。
標(biāo)簽： cMOS 模擬開關(guān) 工作原理
上傳時(shí)間： 2013-10-27
上傳用戶：bibirnovis
模擬集成電路的設(shè)計(jì)與其說是一門技術(shù)，還不如說是一門藝術(shù)。它比數(shù)字集成電路設(shè)計(jì)需要更嚴(yán)格的分析和更豐富的直覺。嚴(yán)謹(jǐn)堅(jiān)實(shí)的理論無疑是嚴(yán)格分析能力的基石，而設(shè)計(jì)者的實(shí)踐經(jīng)驗(yàn)無疑是誕生豐富直覺的源泉。這也正足初學(xué)者對(duì)學(xué)習(xí)模擬集成電路設(shè)計(jì)感到困惑并難以駕馭的根本原因。.美國(guó)加州大學(xué)洛杉機(jī)分校(UCLA)Razavi教授憑借著他在美國(guó)多所著名大學(xué)執(zhí)教多年的豐富教學(xué)經(jīng)驗(yàn)和在世界知名頂級(jí)公司(AT&T，Bell Lab，HP)卓著的研究經(jīng)歷為我們提供了這本優(yōu)秀的教材。本書自2000午出版以來得到了國(guó)內(nèi)外讀者的好評(píng)和青睞，被許多國(guó)際知名大學(xué)選為教科書。同時(shí)，由于原著者在世界知名頂級(jí)公司的豐富研究經(jīng)歷，使本書也非常適合作為cMOS模擬集成電路設(shè)計(jì)或相關(guān)領(lǐng)域的研究人員和工程技術(shù)人員的參考書。... 本書介紹模擬cMOS集成電路的分析與設(shè)計(jì)。從直觀和嚴(yán)密的角度闡述了各種模擬電路的基本原理和概念，同時(shí)還闡述了在SOC中模擬電路設(shè)計(jì)遇到的新問題及電路技術(shù)的新發(fā)展。本書由淺入深，理論與實(shí)際結(jié)合，提供了大量現(xiàn)代工業(yè)中的設(shè)計(jì)實(shí)例。全書共18章。前10章介紹各種基本模塊和運(yùn)放及其頻率響應(yīng)和噪聲。第11章至第13章介紹帶隙基準(zhǔn)、開關(guān)電容電路以及電路的非線性和失配的影響，第14、15章介紹振蕩器和鎖相環(huán)。第16章至18章介紹MOS器件的高階效應(yīng)及其模型、cMOS制造工藝和混合信號(hào)電路的版圖與封裝。 1 Introduction to Analog Design 2 Basic MOS Device Physics 3 Single-Stage Amplifiers 4 Differential Amplifiers 5 Passive and Active Current Mirrors 6 Frequency Response of Amplifiers 7 Noise 8 Feedback 9 Operational Amplifiers 10 Stability and Frequency Compensation 11 Bandgap References 12 Introduction to Switched-Capacitor Circuits 13 Nonlinearity and Mismatch 14 Oscillators 15 Phase-Locked Loops 16 Short-Channel Effects and Device Models 17 cMOS Processing Technology 18 Layout and Packaging
標(biāo)簽： analog design cMOS of
上傳時(shí)間： 2014-12-23
上傳用戶：杜瑩12345
基于SMIC0.35 μm的cMOS工藝，設(shè)計(jì)了一種高電源抑制比，同時(shí)可在全工藝角下的得到低溫漂的帶隙基準(zhǔn)電路。首先采用一個(gè)具有高電源抑制比的基準(zhǔn)電壓，通過電壓放大器放大得到穩(wěn)定的電壓，以提供給帶隙核心電路作為供電電源，從而提高了電源抑制比。另外，將電路中的關(guān)鍵電阻設(shè)置為可調(diào)電阻，從而可以改變正溫度電壓的系數(shù)，以適應(yīng)不同工藝下負(fù)溫度系數(shù)的變化，最終得到在全工藝角下低溫漂的基準(zhǔn)電壓。Cadence virtuoso仿真表明：在27 ℃下，10 Hz時(shí)電源抑制比（PSRR）-109 dB，10 kHz時(shí)（PSRR）達(dá)到-64 dB；在4 V電源電壓下，在-40～80 ℃范圍內(nèi)的不同工藝角下，溫度系數(shù)均可達(dá)到5.6×10-6 V/℃以下。
標(biāo)簽： cMOS 高電源抑制 工藝 基準(zhǔn)電壓源
上傳時(shí)間： 2014-12-03
上傳用戶：88mao
設(shè)計(jì)了一種可在cMOS射頻功率放大器中用于功率合成的寬帶變壓器。通過對(duì)變壓器的并聯(lián)和串聯(lián)兩種功率合成形式進(jìn)行分析與比較，指出了匝數(shù)比、功率單元數(shù)目以及寄生電阻對(duì)變壓器功率合成性能的影響；提出了一種片上變壓器的設(shè)計(jì)方法，即采用多層金屬疊層并聯(lián)以及將功放單元內(nèi)置于變壓器線圈中的方式，解決了在cMOS工藝中設(shè)計(jì)變壓器時(shí)面臨的寄生電阻過大及有效耦合長(zhǎng)度不足等困難。設(shè)計(jì)的變壓器在2～3 GHz頻段內(nèi)的損耗小于1．35 dB，其功率合成效率高達(dá)76 以上，適合多模多頻段射頻前端的應(yīng)用。
標(biāo)簽： cMOS 射頻功率放大器 變壓器 合成技術(shù)
上傳時(shí)間： 2014-12-24
上傳用戶：ewtrwrtwe
TTL電平和cMOS電平總結(jié)
上傳時(shí)間： 2013-10-09
上傳用戶：Zxcvbnm
采用納瓦技術(shù)的8/14引腳閃存8位cMOS單片機(jī) PIC12F635/PIC16F636/639數(shù)據(jù)手冊(cè) 目錄1.0 器件概述 2.0 存儲(chǔ)器構(gòu)成3.0 時(shí)鐘源4.0 I/O 端口 5.0 Timer0 模塊6.0 具備門控功能的Timer1 模塊 7.0 比較器模塊8.0 可編程低壓檢測(cè)（PLVD）模塊9.0 數(shù)據(jù)EEPROM 存儲(chǔ)器10.0 KeeLoq® 兼容加密模塊 11.0 模擬前端（AFE）功能說明 （僅限PIC16F639）12.0 CPU 的特殊功能13.0 指令集概述14.0 開發(fā)支持15.0 電氣特性16.0 DC 和AC 特性圖表17.0 封裝信息Microchip 網(wǎng)站變更通知客戶服務(wù)客戶支持讀者反饋表 附錄A： 數(shù)據(jù)手冊(cè)版本歷史產(chǎn)品標(biāo)識(shí)體系全球銷售及服務(wù)網(wǎng)點(diǎn)
上傳時(shí)間： 2013-11-17
上傳用戶：qlpqlq
The CAT28LV64 is a low voltage, low power, cMOS Parallel EEPROM organized as 8K x 8−bits. It requires a simple interface for in−system programming. On−chip address and data latches, self−timed write cycle with auto−clear and VCC power up/down write protection eliminate additional timing and protection hardware. DATA Polling and Toggle status bit signal the start and end of the self−timed write cycle. Additionally, the CAT28LV64 features hardware and software write protection.
上傳時(shí)間： 2013-11-16
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The CAT25128 is a 128−Kb Serial cMOS EEPROM device internally organized as 16Kx8 bits. This features a 64−byte page write buffer and supports the Serial Peripheral Interface (SPI) protocol. The device is enabled through a Chip Select (CS) input. In addition, the required bus signals are clock input (SCK), data input (SI) and data output (SO) lines. The HOLD input may be used to pause any serial communication with the CAT25128 device. The device featuressoftware and hardware write protection, including partial as well as full array protection.
標(biāo)簽： 25128 EEPRO cMOS CAT
上傳時(shí)間： 2013-11-15
上傳用戶：fklinran
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