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cPCI標準

CPCI標準規(guī)范中文版

CPCI 規(guī)范改進自 PCI 電氣規(guī)范 2.1，應用于工業(yè)和嵌入式領域。它使用工業(yè)機械組裝標準，具有高性能連接技術，可以提供一套最優(yōu)化系統(tǒng)以便于不同應用。CPCI 在電氣方面可以兼容 PCI規(guī)范，允許低成本 PCI 組件CPCI 規(guī)范是 PICMG（PCI 工業(yè)計算機制造商聯(lián)盟）開發(fā)并管理的一套開放式規(guī)范。 PICMG是一個在嵌入式領域使用 PCI 協(xié)議的公司聯(lián)盟。

標簽： CPCI

上傳時間： 2022-06-19

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CPCI標準(中文版)

一個CPCI系統(tǒng)由一個或多個CPCI總線段組成。每個總線段又由8個CPCI插槽組成（33MHZ情況），板中心間距20.32mm（0.8inch）。每個CPCI總線段包括一個系統(tǒng)槽和最多7個外圍設備槽。系統(tǒng)槽為總線段上的所有適配器提供仲裁、時鐘分配以及復位功能。系統(tǒng)槽通過管理每個局部適配器上的IDSEL板選信號完成系統(tǒng)初始化。實際上，系統(tǒng)槽可以被固定在背板上的任意位置。為了簡單起見，本技術規(guī)范假定每個CPCI總線段上的系統(tǒng)槽都定位于總線段的最左端，當我們從背板的前方看過去時。外圍槽可安裝簡單適配器也可以安裝智能化從設備或PCI總線主適配卡。圖2給出了前端看過去的一個典型的3UCPCI總線段。除了圖2給出的線性排列以外CPCI規(guī)范還允許其他形式的拓撲結(jié)構(gòu)。然而，此規(guī)范和所有的背板模擬都采用系統(tǒng)槽位于總線段左邊或右邊、板間距為20.32mm（0.8inch）的線性排列結(jié)構(gòu)。別的拓撲結(jié)構(gòu)必須通過模擬或其他方法驗證能夠兼容PCI規(guī)范后才能使用。CPCI基于物理槽和邏輯槽的概念定義插槽編號。物理槽必須從機箱最左端開始編號，編號從1開始。。CPCl系統(tǒng)必須在相互兼容的前提下標識每個物理槽。圖2給出了兼容背景下編號物理槽的示例。邏輯槽號的定義是通過IDSEL板選信號和關聯(lián)地址來選擇的。使用邏輯號來定義總線段上連接器的物理特征。圖2中，邏輯號位于連接器的下方。邏輯槽號和物理槽號并不是總保持一致。

標簽： cpci標準

上傳時間： 2022-07-09

上傳用戶：xsr1983
基于PCI9054和LTC4240的CPCI總線接口設計

基于PCI9054和LTC4240的CPCI總線接口設計

標簽： pci9054 ltc4240 cpci總線接口

上傳時間： 2022-07-17

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基于FPGA的SCI串行通信接口的研究與實現(xiàn).rar

國家863項目“飛行控制計算機系統(tǒng)FC通信卡研制”的任務是研究設計符合CPCI總線標準的FC通信卡。本課題是這個項目的進一步引伸，用于設計SCI串行通信接口，以實現(xiàn)環(huán)上多計算機系統(tǒng)間的高速串行通信。本文以此項目為背景，對基于FPGA的SCI串行通信接口進行研究與實現(xiàn)。論文先概述SCI協(xié)議，接著對SCI串行通信接口的兩個模塊：SCI節(jié)點模型模塊和CPCI總線接口模塊的功能和實現(xiàn)進行了詳細的論述。 SCI節(jié)模型包含Aurora收發(fā)模塊、中斷進程、旁路FIFO、接受和發(fā)送存儲器、地址解碼、MUX。在SCI節(jié)點模型的實現(xiàn)上，利用FPGA內(nèi)嵌的RocketIO高速串行收發(fā)器實現(xiàn)主機之間的高速串行通信，并利用Aurora IP核實現(xiàn)了Aurora鏈路層協(xié)議；設計一個同步FIFO實現(xiàn)旁路FIFO；利用FPGA上的塊RAM實現(xiàn)發(fā)送和接收存儲器；中斷進程、地址解碼和多路復合分別在控制邏輯中實現(xiàn)。 CPCI總線接口包括PCI核、PCI核的配置模塊以及用戶邏輯三個部分。本課題中，采用FPGA+PCI軟核的方法來實現(xiàn)CPCI總線接口。PCI核作為PCI總線與用戶邏輯之間的橋梁：PCI核的配置模塊負責對PCI核進行配置，得到用戶需要的PCI核；用戶邏輯模塊負責實現(xiàn)整個通信接口具體的內(nèi)部邏輯功能；并引入中斷機制來提高SCI通信接口與主機之間數(shù)據(jù)交換的速率。設計選用硬件描述語言VerilogHDL和VHDL，在開發(fā)工具Xilinx ISE7.1中完成整個系統(tǒng)的設計、綜合、布局布線，利用Modelsim進行功能及時序仿真，使用DriverWorks為SCI串行通信接口編寫WinXP下的驅(qū)動程序，用VC++6.0編寫相應的測試應用程序。最后，將FPGA設計下載到FC通信卡中運行，并利用ISE內(nèi)嵌的ChipScope Pro虛擬邏輯分析儀對設計進行驗證，運行結(jié)果正常。文章最后分析傳輸性能上的原因，指出工作中的不足之處和需要進一步完善的地方。

標簽： FPGA SCI 串行通信接口

上傳時間： 2013-04-24

上傳用戶：竺羽翎2222
高速并行信號處理板數(shù)據(jù)接口與控制的FPGA設計

隨著信息社會的發(fā)展，人們要處理的各種信息總量變得越來越大，尤其在處理大數(shù)據(jù)量與實時處理數(shù)據(jù)方面，對處理設備的要求是非常高的。為滿足這些要求，實時快速的各種CPU、處理板應運而生。這類CPU與板卡處理數(shù)據(jù)速度快，效率高，并且不斷的完善與發(fā)展。此類板卡要求與外部設備通訊，同時也要進行內(nèi)部的數(shù)據(jù)交換，于是板卡的接口設備調(diào)試與內(nèi)部數(shù)據(jù)交換也成為必須要完成的工作。本文所作的工作正是基于一種高速通用信號處理板的外部接口和內(nèi)部數(shù)據(jù)通道的設計。本文首先介紹了通用信號處理板的應用開發(fā)背景，包括此類板卡使用的處理芯片、板上設備、發(fā)展概況以及和外部相連的各種總線概況，同時說明了本人所作的主要工作。其次，介紹了PCI接口的有關規(guī)范，給出了通用信號處理板與CPCI的J1口的設計時序；介紹了DDR存儲器的概況、電平標準以及功能寄存器，并給出了與DDR．存儲器接口的設計時序；介紹了片上主要數(shù)據(jù)處理器件TS-202的有關概況，設計了板卡與DSP的接口時序。再次，介紹了Altera公司FPGA的程序設計流程，并使用VHDL語言編程完成各個模塊之間的數(shù)據(jù)傳遞，并重點介紹了DDR控制核的編寫。再次，介紹了WDM驅(qū)動程序的結(jié)構(gòu)，程序設計方法等。最后，通過從工控機向通用信號處理板寫連續(xù)遞增的數(shù)據(jù)驗證了整個系統(tǒng)已經(jīng)正常工作。實現(xiàn)了信號處理板內(nèi)部數(shù)據(jù)通道設計以及與外部接口的通訊；并且還提到了對此設計以后地完善與發(fā)展。本文所作的工作如下： 1、設計完成了處理板各接口時序，使處理板可以從接口接受/發(fā)送數(shù)據(jù)。 2、完成了FPGA內(nèi)部的數(shù)據(jù)通道的設計，使數(shù)據(jù)可以從CPCI準確的傳送到DSP進行處理，并編寫了DSP的測試程序。 3、完成了DDR SDRAM控制核的VHDL程序編寫。 4、完成了PCI驅(qū)動程序的編寫。

標簽： FPGA 高速并行信號處理板數(shù)據(jù)接口

上傳時間： 2013-06-30

上傳用戶：唐僧他不信佛
圖像預處理及DSPCPCI橋接設計

實時紅外圖像處理是紅外成像制導的關鍵技術。本課題來源于兵器工業(yè)部第209研究所承擔研制的紅外成像制導技術背景下的紅外圖像信息處理機項目。本文在總結(jié)國內(nèi)外研究現(xiàn)狀的基礎上，做了大量紅外圖像信息處理系統(tǒng)硬件部分的設計工作。主要有以下幾點： 1．系統(tǒng)方案和總體結(jié)構(gòu)設計在分析比較目前幾種主流系統(tǒng)方案后，將紅外圖像處理機設計成“雙FPGA+雙DSP+CPCI”結(jié)構(gòu)。選用ADI公司TigerSHARK系列的DSP芯片ADSP-TS201作為系統(tǒng)高層算法處理的核心處理器，選用Altera公司的FPGA芯片StratixⅡ EP2S60F67214作為底層算法處理和接口控制的核心，選用高速CPCI總線作為紅外圖像信息處理機與主機的通訊橋梁。 2．FPGA部分的設計是本課題的核心，對FPGA部分進行了設計和調(diào)試 (1)圖像預處理模塊：FPGA負責系統(tǒng)的底層預處理算法和相應控制。首先對采集來的圖像數(shù)據(jù)進行中值濾波和直方圖統(tǒng)計，然后按照鏈路口(Linkport)的通信協(xié)議，將預處理后的圖像數(shù)據(jù)實時地從FPGA傳給DSP。 (2)DSP-CPCI橋接模塊：FPGA負責DSP與CPCI的接口，將DSP處理后的結(jié)果通過DSP-CPCI橋接模塊傳給主機。聯(lián)調(diào)實驗測試表明，實時紅外圖像信息處理成功實現(xiàn)了對典型紅外目標的檢測、識別和跟蹤，從而驗證系統(tǒng)核心FPGA部分的設計是成功的。

標簽： DSPCPCI 圖像預處理橋接設計

上傳時間： 2013-07-13

上傳用戶：gjzeus
用于軟件定義UHF RFID閱讀器的可編程基帶濾波器

射頻識別 (RFID) 是一種自動識別技術，用於識別包含某個編碼標簽的任何物體

標簽： RFID UHF 軟件定義可編程基帶

上傳時間： 2013-10-29

上傳用戶：star_in_rain
10Gbits GPON系統(tǒng)的完整，緊湊型APD偏置解決方案

雪崩光電二極管 (APD) 接收器模塊在光纖通信繫統(tǒng)中被廣泛地使用。APD 模塊包含 APD 和一個信號調(diào)理放大器，但並不是完全獨立。它仍舊需要重要的支持電路，包括一個高電壓、低噪聲電源和一個用於指示信號強度的精準電流監(jiān)視器

標簽： Gbits GPON APD 10

上傳時間： 2013-11-22

上傳用戶：zhangyigenius
步進頻率雷達系統(tǒng)的模擬與測試

任何雷達接收器所接收到的回波(echo)訊號，都會包含目標回波和背景雜波。雷達系統(tǒng)的縱向解析度和橫向解析度必須夠高，才能在充滿背景雜波的環(huán)境中偵測到目標。傳統(tǒng)上都會使用短週期脈衝波和寬頻FM 脈衝來達到上述目的。

標簽： 步進頻率模擬雷達系統(tǒng) 測試

上傳時間： 2014-12-23

上傳用戶：zhqzal1014
3GHz射頻信號源模塊GR6710

產(chǎn)品概要： 3GHz射頻信號源模塊GR6710是軟件程控的虛擬儀器模塊，可以通過測控軟件產(chǎn)生9kHz到3GHz的射頻信號源和AM/FM/CW調(diào)制輸出，具有CPCI、PXI、SPI、RS232、RS485和自定義IO接口。產(chǎn)品描述： 3GHz射頻信號源模塊GR6710是軟件程控的虛擬儀器模塊，可以通過測控軟件產(chǎn)生9kHz到3GHz的射頻信號源和AM/FM/CW調(diào)制輸出，還可以通過IQ選件實現(xiàn)其它任意調(diào)制輸出。GR6710既可程控發(fā)生點頻信號和掃頻信號，也支持內(nèi)部調(diào)制和外部調(diào)制。GR6710可安裝于3U/6U背板上工作，也可以獨立供電工作，使用靈活。該模塊可用于通信測試、校準信號源。技術指標頻率特性頻率范圍：9kHz～3GHz，500KHz以下指標不保證頻率分辨率：3Hz，1Hz（載頻<10MHz時）頻率穩(wěn)定度：晶振保證電平特性電平范圍：-110dBm～+10dBm 電平分辨率：0.5dB 電平準確度：≤±2.5dB@POWER<-90dBm，≤±1.5dB@POWER>-90dBm 輸出關斷功能頻譜純度諧波：9KHz～200MHz≥20dBc，200MHz～3GHz≥30dBc 非諧波：≤80dBc典型值（偏移10kHz，載頻<1GHz），≥68dBc（偏移10kHz，其它載頻），鎖相環(huán)小數(shù)分頻雜散≥64dBc（偏移10kHz） SSB相噪： ≤-98dBc/Hz 偏移20kHz（500MHz） ≤-102dBc/Hz 偏移20kHz（1GHz） ≤-90dBc/Hz 偏移20kHz（>1GHz）調(diào)制輸出：調(diào)幅AM、調(diào)頻FM、脈沖CW，其它調(diào)制輸出可以通過IQ選件實現(xiàn) 調(diào)制源：內(nèi)、外參考時鐘輸入和輸出：10MHz，14dBm 控制接口：CPCI、PXI、SPI、RS232、RS485、自定義GPIO 射頻和時鐘連接器：SMA-K 電源接口：背板供電、獨立供電可選電源及其功耗：+5V DC、±12V DC（紋波≤2%輸出電壓），≤38W 結(jié)構(gòu)尺寸：3U高度4槽寬度（100mm×160mm×82mm，不含連接器部分）工作環(huán)境：商業(yè)級溫度和工業(yè)級溫度可選，振動、沖擊、可靠性、MTBF 測控軟件功能：射頻信號發(fā)生、調(diào)制信號輸出、跳頻/掃頻信號發(fā)生、支持WindowsXP系統(tǒng) 成功案例: 通信綜測儀器內(nèi)部的信號源模塊無線電監(jiān)測設備內(nèi)部的信號校準模塊無線電通信測試儀器的調(diào)制信號發(fā)生

標簽： 3GHz 6710 GR 射頻信號源

上傳時間： 2013-11-13

上傳用戶：s363994250