用于計(jì)算CRC的verilog HDL源碼
標(biāo)簽： verilog CRC HDL 計(jì)算
上傳時(shí)間： 2015-02-07
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CRC校驗(yàn)碼，用于對(duì)數(shù)據(jù)流進(jìn)行crc校驗(yàn)。 主要有CRC_16,CRC_8,CRC_32校驗(yàn)。 所用語言為Verilog HDL.
上傳時(shí)間： 2015-05-02
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Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)
標(biāo)簽： Verilog-HDL 實(shí)踐 應(yīng)用系統(tǒng)
上傳時(shí)間： 2013-08-06
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精通Verilog HDL：IC設(shè)計(jì)核心技術(shù)實(shí)例詳解
標(biāo)簽： Verilog HDL IC設(shè)計(jì) 核心技術(shù)
上傳時(shí)間： 2013-07-24
上傳用戶：eeworm
專輯類----可編程邏輯器件相關(guān)專輯 Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁-18.0M.rar
標(biāo)簽： Verilog-HDL 18.0 210
上傳時(shí)間： 2013-07-23
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專輯類-可編程邏輯器件相關(guān)專輯-96冊(cè)-1.77G Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁-18.0M.pdf
標(biāo)簽： Verilog-HDL 18.0 210
上傳時(shí)間： 2013-04-24
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詳細(xì)的CRC 校驗(yàn)原理分析 以及計(jì)算過程
上傳時(shí)間： 2013-05-16
上傳用戶：hrzx1234
現(xiàn)代的計(jì)算機(jī)追求的是更快的速度、更高的數(shù)據(jù)完整性和靈活性。無論從物理性能，還是從電氣性能來看，現(xiàn)今的并行總線都已出現(xiàn)了某些局限，無法提供更高的數(shù)據(jù)傳輸率。而SATA以其傳輸速率快、支持熱插拔、可靠的數(shù)據(jù)傳輸?shù)忍攸c(diǎn)，得到各行業(yè)越來越多的支持。 目前市場(chǎng)上的SATA IP CORE都是面向IC設(shè)計(jì)的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPGA上實(shí)現(xiàn)SATAⅡ協(xié)議，對(duì)SATA技術(shù)的推廣、國內(nèi)邏輯IP核的發(fā)展都有一定的意義。 本文將SATAⅡ協(xié)議的FPGA實(shí)現(xiàn)劃分成物理層、鏈路層、傳輸層和應(yīng)用層四個(gè)模塊。提出了物理層串行收/發(fā)器設(shè)計(jì)以及物理鏈路初始化方案。分析了鏈路層模塊結(jié)構(gòu)，給出了作為SATAⅡ鏈路層核心的狀態(tài)機(jī)的設(shè)計(jì)。為滿足SATAⅡ協(xié)議3．0Gbps的速率，采用擴(kuò)大數(shù)據(jù)處理位寬的方法，設(shè)計(jì)完成了鏈路層的16b/20b編碼模塊，同時(shí)為提高數(shù)據(jù)傳輸可靠性和信號(hào)的穩(wěn)定性，分別實(shí)現(xiàn)了鏈路層CRC校驗(yàn)?zāi)K和并行擾碼模塊。在描述協(xié)議傳輸層的模塊結(jié)構(gòu)的基礎(chǔ)上，給出了作為傳輸層核心的狀態(tài)機(jī)的設(shè)計(jì)，并以DMA DATA OUT命令的操作為例介紹了FIS在傳輸層中的處理過程。完成了命令層協(xié)議狀態(tài)機(jī)的設(shè)計(jì)，并實(shí)現(xiàn)了SATAⅡ新增功能NCQ技術(shù)，從而使得數(shù)據(jù)傳輸更加有效。最后為使本設(shè)計(jì)應(yīng)用更加廣泛，設(shè)計(jì)了基于AHB總線的用戶接口。 本設(shè)計(jì)采用Verilog HDL語言對(duì)需要實(shí)現(xiàn)的電路進(jìn)行描述，并使用Modelsim軟件仿真。仿真結(jié)果表明，本文設(shè)計(jì)的邏輯電路可靠穩(wěn)定，與SATAⅡ協(xié)議定義功能一致。
上傳時(shí)間： 2013-06-16
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帶CRC串口調(diào)試助手，應(yīng)用于各種數(shù)據(jù)通訊檢測(cè)與調(diào)試
標(biāo)簽： CRC 串口 調(diào)試助手
上傳時(shí)間： 2013-04-24
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采用 Verilog HDL 語言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog
上傳時(shí)間： 2013-07-06
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