用verilog設計密勒解碼器 一、題目： 設計一個密勒解碼器電路 二、輸入信號： 1． DIN：輸入數據 2． CLK：頻率為2MHz的方波，占空比為50％ 3． RESET：復位信號，低有效 三、輸入信號說明： 輸入數據為串行改進密勒碼，每個碼元持續時間為8μs，即16個CLK時鐘；數據流是由A、B、C三種信號組成； A：前8個時鐘保持“1”，接著5個時鐘變為“0”，最后3個時鐘為“1”。 B：在整個碼元持續時間內都沒有出現“0”，即連續16個時鐘保持“1”。 C：前5個時鐘保持“0”，后面11個時鐘保持“1”。 改進密勒碼編碼規則如下： 如果碼元為邏輯“1”，用A信號表示。 如果碼元為邏輯“0”，用B信號表示，但以下兩種特例除外：如果出現兩個以上連“0”，則從第二個“0”起用C信號表示；如果在“通信起始位”之后第一位就是“0”，則用C信號表示，以下類推； “通信起始位”，用C信號表示； “通信結束位”，用“0”及緊隨其后的B信號表示。 “無數據”，用連續的B信號表示。
標簽： verilog 2MHz DIN CLK
上傳時間： 2013-12-02
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在大功率DC/DC開關電源中,為了獲得更大的功率，特別是為了得到大電流時，經常采用N個單元并聯的方法。多個單元并聯具有高可靠性，并能實現電路模塊標準化等優點。然而在并聯中遇到的主要問題就是電流不均，特別在加重負載時，會引起較為嚴重的后果。普通的均流方法是采取獨立的PWM控制器的各個模塊，通過電流采樣反饋到PWM控制器的引腳FB或者引腳COMP，即反饋運放的輸入或者輸出腳來調節輸出電壓，從而達到均流的目的。顯然，電流采樣是一個關鍵問題：用電阻采樣，損耗比較大，電流放大后畸變比較大；用電流傳感器成本高；用電流互感器采樣不是很方便，同時會使電流失真。本文提出了一種新型的、方便的、無損的電流采樣方法，并在這種電流檢測方法的基礎上實現了并聯系統的均流。
標簽： DC 大功率 功率 開關電源
上傳時間： 2015-09-25
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EIA（ELECTRONIC INDUSTRIES ALLIANCE）標準文檔EIA-CEA-861-B，A DTV Profile for Uncompressed High Speed Digital Interfaces。
標簽： ELECTRONIC INDUSTRIES ALLIANCE EIA-CEA
上傳時間： 2015-09-27
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雙輸出同步DC/DC電源管理芯片LTC3407EDD-2及其應用
標簽： DC 3407 LTC EDD
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區域增長的算法實現: 1)根據圖像的不同應用選擇一個或一組種 子,它或者是最亮或最暗的點,或者是位 于點簇中心的點 2...通過像素集合的區域增長 算法實現: 區域A 區域B 種子像素增長.3)增長的規則 4) 結束條件.
標簽： 算法 像素 圖像
上傳時間： 2015-09-30
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PID 控制 DC 馬達，這是國外網站下載的一個源程序
標簽： PID DC 控制 馬達
上傳時間： 2013-12-25
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開發的基于B/S模式的網上書店，用JSP實現的，對于新手來說，是學習的好資料。
標簽： 模式
上傳時間： 2013-12-17
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上傳時間： 2014-01-22
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Distributed Median,Alice has an array A, and Bob has an array B. All elements in A and B are distinct. Alice and Bob are interested in finding the median element of their combined arrays.
標簽： array B. Distributed has
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wangxiaoyong0015@yahoo.com.cn b不懂的給我發郵件！！！ 謝謝啊！！一定支持我
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