很全的DSP電機(jī)控制原理圖和PCB圖，SCH和PCB資料全，是學(xué)習(xí)和了解DSP的好文件,希望對要學(xué)習(xí)和了解DSP的朋友帶來幫助。
上傳時間： 2013-05-24
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LED全攻略的全部說明，請各位下載仔細(xì)查看地。
標(biāo)簽： LED
上傳時間： 2013-07-28
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隨著現(xiàn)代計算機(jī)技術(shù)、微電子技術(shù)的進(jìn)一步結(jié)合和發(fā)展，可編程邏輯技術(shù)已成為當(dāng)前電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的技術(shù)。通過采用FPGA/EDA技術(shù)，對通信卡的PCI接口、E1接口、外部邏輯電路進(jìn)行集成，并利用目前通用計算機(jī)強(qiáng)大的數(shù)字信息處理能力，可大大簡化CTI硬件的設(shè)計，降低制造成本，提高系統(tǒng)可靠性。 據(jù)此，本論文提出了基于FPGA/EDA技術(shù)的PCI-E1接口設(shè)計方法，文中對PCI總線接口、E1接口及兩接口的互連等相關(guān)技術(shù)進(jìn)行了深入分析，對各功能模塊和系統(tǒng)進(jìn)行了VHDL建模與仿真。 同時，論文還介紹了基于ALTERACyclone系列FPGA芯片的PCI-E1接口硬件平臺的設(shè)計原理和基于DriverWorks的WDM驅(qū)動程序的設(shè)計方法。 本論文涉及的軟件、硬件系統(tǒng)已經(jīng)開發(fā)、調(diào)試完成。測試結(jié)果表明：1、論文所研究的PCI接口(主/從設(shè)備)在進(jìn)行配置讀/寫、I/O讀寫、存儲器讀寫及總線的猝發(fā)數(shù)據(jù)傳送等操作中，各項性能符合PCI2.3規(guī)范的要求。 2、論文所研究的E1接口支持成幀和不成幀兩種傳輸方式：在成幀模式下，信息的有效傳送速率為31×64Kbit/s；在不成幀的模式下，信息的有效傳送速率為2.048Mbit/s。E1輸出口各項參數(shù)符合CCITT相關(guān)規(guī)范要求。 3、論文所研究的PCI-E1接口在與現(xiàn)網(wǎng)設(shè)備、模塊的對接測試中，性能穩(wěn)定。基于本論文的產(chǎn)品已經(jīng)正式發(fā)布。國內(nèi)部分廠家已對該產(chǎn)品進(jìn)行了多方面的綜合測試，并計劃將其應(yīng)用到實際的生產(chǎn)和研究中。 本論文對于CTI硬件的設(shè)計是一項嘗試和革新。測試和應(yīng)用證明該方法行之有效，符合設(shè)計目標(biāo)，具有較廣闊的應(yīng)用前景。
標(biāo)簽： PCIE1 FPGA 接口設(shè)計
上傳時間： 2013-06-02
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許繼的2812開發(fā)全套驅(qū)動程序，很全很實用的
上傳時間： 2013-05-22
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手機(jī) 開發(fā) 用的 全 modem 資料
標(biāo)簽： modem 手機(jī)開發(fā)
上傳時間： 2013-04-24
上傳用戶：JESS
很全的電子元器件基礎(chǔ)知識講義,希望喜歡的朋友收藏！
上傳時間： 2013-07-01
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如今電力電子電路的控制旨在實現(xiàn)高頻開關(guān)的計算機(jī)控制，并向著更高頻率、更低損耗和全數(shù)字化的方向發(fā)展。現(xiàn)場可編程門陣列器件(Field Programmable Gate Arrays)是近年來嶄露頭角的一類新型集成電路，它具有簡潔、經(jīng)濟(jì)、高速度、低功耗等優(yōu)勢，又具有全集成化、適用性強(qiáng)，便于開發(fā)和維護(hù)(升級)等顯著優(yōu)點。與單片機(jī)和DSP相比，F(xiàn)PGA的頻率更高、速度更快，這些特點順應(yīng)了電力電子電路的日趨高頻化和復(fù)雜化發(fā)展的需要。因此，在越來越多的領(lǐng)域中FPGA得到了日益廣泛的發(fā)展和應(yīng)用。 本文提出了一種采用現(xiàn)場可編程門陣列(FPGA)器件實現(xiàn)數(shù)字化變頻調(diào)速控制系統(tǒng)的設(shè)計方案。該系統(tǒng)能產(chǎn)生三相六路正弦脈寬調(diào)制（SPWM）波形；調(diào)制頻率范圍為0～4KHZ，分7級控制；16位的速度控制分辨率；載波頻率分8級控制，最高可達(dá)24KHZ；系統(tǒng)接口兼容Intel系列和Motorola系列單片機(jī)；該系統(tǒng)控制簡單、精確，易修改，可現(xiàn)場編程；同時具有脈沖延時小、最小脈沖刪除、過壓和過流保護(hù)功能等特點，可應(yīng)用于PWM變頻調(diào)速系統(tǒng)的全數(shù)字化控制。文中對方案的實現(xiàn)進(jìn)行了詳細(xì)的論述，主要包括系統(tǒng)設(shè)計的理論分析，系統(tǒng)結(jié)構(gòu)設(shè)計及在FPGA硬件上的實現(xiàn)，最終驗證了該控制系統(tǒng)的可行性和有效性。 數(shù)字化設(shè)計是本系統(tǒng)的特點，系統(tǒng)最終生成的三相SPWM脈沖是基于三相正弦調(diào)制波和三角載波比較得到的。設(shè)計時，充分結(jié)合FPGA器件的結(jié)構(gòu)特點，利用一種改進(jìn)結(jié)構(gòu)的數(shù)字控制振蕩器（NCO）來產(chǎn)生正弦波樣本，在一定程度上解決了傳統(tǒng)NCO產(chǎn)生正弦波的精度和頻率相互制約的問題；把分時復(fù)用數(shù)字通信原理結(jié)合到系統(tǒng)的設(shè)計中，設(shè)計出分時運算電路，使得系統(tǒng)在同步時鐘下，生成三相正弦調(diào)制波而不影響系統(tǒng)的速度，同三角載波邏輯比較后，最終得到三相SPWM脈沖序列。
標(biāo)簽： FPGA 變頻調(diào)速控制 系統(tǒng)設(shè)計
上傳時間： 2013-07-05
上傳用戶：duoshen1989
隨著ASIC設(shè)計規(guī)模的增長，功能驗證已成為整個開發(fā)周期的瓶頸。傳統(tǒng)的基于軟件模擬和硬件仿真的邏輯驗證方法已難以滿足應(yīng)用的要求，基于FPGA組的原型驗證方法能有效縮短系統(tǒng)的開發(fā)周期，可提供更快更全面的驗證。由于FPGA芯片容量的增加跟不上ASIC設(shè)計規(guī)模的增長，單芯片已無法容納整個設(shè)計，所以常常需要對設(shè)計進(jìn)行邏輯分割，將子邏輯塊映射到FPGA陣列中。 本文對邏輯驗證系統(tǒng)的可配置互連結(jié)構(gòu)和ASIC邏輯分割算法進(jìn)行了深入的研究，提出了FPGA陣列的非對稱可配置互連結(jié)構(gòu)。與現(xiàn)有的對稱互連結(jié)構(gòu)相比，該結(jié)構(gòu)能提供更多的互連通道，可實現(xiàn)對I/O數(shù)量、電平類型和互連路徑的靈活配置。 本文對邏輯分割算法進(jìn)行了較深入的研究。針對現(xiàn)有的兩類分割算法存在的不足，提出并實現(xiàn)了基于設(shè)計模塊的邏輯分割算法，該算法有三個重要特征：1)基于設(shè)計代碼；2)以模塊作為邏輯分割的最小單位；3)使用模塊資源信息指導(dǎo)邏輯分割過程，避免了設(shè)計分割過程的盲目性，簡化了邏輯分割過程。 本文還對并行邏輯分割方法進(jìn)行了研究，提出了兩種基于不同任務(wù)分配策略的并行分割算法，并對其進(jìn)行了模擬和性能分析；驗證了采用并行方案對ASIC邏輯進(jìn)行分割和映射的可行性。 最后基于改進(jìn)的芯片互連結(jié)構(gòu)，使用原型系統(tǒng)驗證方法對某一大規(guī)模ASIC設(shè)計進(jìn)行了邏輯分割和功能驗證。實驗結(jié)果表明，使用改進(jìn)后的FPGA陣列互連結(jié)構(gòu)可以更方便和快捷地實現(xiàn)ASIC設(shè)計的分割和驗證，不但能顯著提高芯片間互連路徑的利用率，而且能給邏輯分割乃至整個驗證過程提供更好的支持，滿足現(xiàn)在和將來大規(guī)模ASIC邏輯驗證的需求。
標(biāo)簽： FPGA ASIC 邏輯 驗證技術(shù)
上傳時間： 2013-06-12
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數(shù)字超聲診斷設(shè)備在臨床診斷中應(yīng)用十分廣泛，研制全數(shù)字化的醫(yī)療儀器已成為趨勢。盡管很多超聲成像儀器設(shè)計制造中使用了數(shù)字化技術(shù)，但是我們可以說現(xiàn)代VLSI 和EDA 技術(shù)在其中并沒有得到充分有效的應(yīng)用。隨著現(xiàn)代電子信息技術(shù)的發(fā)展，PLD 在很多與B 型超聲成像或多普勒超聲成像有關(guān)的領(lǐng)域都得到了較好的應(yīng)用，例如數(shù)字通信和相控雷達(dá)領(lǐng)域。 在研究現(xiàn)代超聲成像原理的基礎(chǔ)上，我們首先介紹了常見的數(shù)字超聲成像儀器的基本結(jié)構(gòu)和模塊功能，同時也介紹了現(xiàn)代FPGA 和EDA 技術(shù)。隨后我們詳細(xì)分析討論了B 超中，全數(shù)字化波束合成器的關(guān)鍵技術(shù)和實現(xiàn)手段。我們設(shè)計實現(xiàn)了片內(nèi)高速異步FIFO 以降低采樣率，仿真結(jié)果表明資源使用合理且訪問時間很小。正交檢波方法既能給出灰度超聲成像所需要的回波的幅值信息，也能給出多普勒超聲成像所需要的回波的相移信息。我們設(shè)計實現(xiàn)了基于直接數(shù)字頻率合成原理的數(shù)控振蕩器，能夠給出一對幅值和相位較平衡的正交信號，且在FPGA 片內(nèi)實現(xiàn)方案簡單廉價。數(shù)控振蕩器輸出波形的頻率可動態(tài)控制且精度較高，對于隨著超聲在人體組織深度上的穿透衰減，導(dǎo)致回波中心頻率下移的聲學(xué)物理現(xiàn)象，可視作將回波接收機(jī)的中心頻率同步動態(tài)變化進(jìn)行補(bǔ)償。 還設(shè)計實現(xiàn)了B 型數(shù)字超聲診斷儀前端發(fā)射波束聚焦和掃描控制子系統(tǒng)。在單片F(xiàn)PGA 芯片內(nèi)部設(shè)計實現(xiàn)了聚焦延時、脈寬和重復(fù)頻率可動態(tài)控制的發(fā)射驅(qū)動脈沖產(chǎn)生器、線掃控制、探頭激勵控制、功能碼存儲等功能模塊，功能仿真和時序分析結(jié)果表明該子系統(tǒng)為設(shè)計實現(xiàn)高速度、高精度、高集成度的全數(shù)字化超聲診斷設(shè)備打下了良好的基礎(chǔ)，將加快其研發(fā)和制造進(jìn)程，為生物醫(yī)學(xué)電子、醫(yī)療設(shè)備和超聲診斷等方面帶來新思路。
標(biāo)簽： FPGA 全數(shù)字 中的應(yīng)用 超聲診斷儀
上傳時間： 2013-06-18
上傳用戶：hfmm633
通信領(lǐng)域的主導(dǎo)技術(shù)有兩種：用于內(nèi)部商業(yè)通信的局域網(wǎng)(LAN)中的以太網(wǎng)(Ethernet)和廣域網(wǎng)(WAN)中的SDH(SynchronousDigitalHierarchy)。因為在SDH網(wǎng)絡(luò)上不直接支持以太網(wǎng)，當(dāng)企業(yè)(客戶)間需要彼此通信或企業(yè)(客戶)內(nèi)需要將其總部與分部連至同一LAN網(wǎng)時互連問題便應(yīng)運而生。 該研究課題的目的是研究在EoS(EthernetoverSDH)實現(xiàn)過程中存在的技術(shù)難題和協(xié)議實現(xiàn)的復(fù)雜性，提出一種簡單、快速、高效的協(xié)議實現(xiàn)方法。主要關(guān)注的是EoS系統(tǒng)中與協(xié)議幀映射相關(guān)的關(guān)鍵技術(shù)，例如：自定義幀結(jié)構(gòu)、幀定位、全數(shù)字鎖相技術(shù)、流量控制技術(shù)等，最終完成EoS中這些關(guān)鍵技術(shù)模塊的設(shè)計。 該課題簡單分析EoS系統(tǒng)相關(guān)協(xié)議幀結(jié)構(gòu)及EoS系統(tǒng)的原理，闡述了FPGA技術(shù)的實現(xiàn)方法，重點在于利用業(yè)界最先進(jìn)的EDA工具實現(xiàn)EoS系統(tǒng)中幀映射技術(shù)。系統(tǒng)中采用一種簡化了的點對點實現(xiàn)方案，對以太網(wǎng)的數(shù)據(jù)幀直接進(jìn)行HDLC幀格式封裝，采用多通道的E1信道承載完整的HIDLC幀方式將HDLC幀映射到E1信道中，然后采用單通道承載多個完整的E1幀方式將E1映射到SDH信道中，從而把以太網(wǎng)幀有效地映射到SDH的負(fù)荷中，實現(xiàn)“透明的局域網(wǎng)服務(wù)”。這對在現(xiàn)有的SDH傳輸設(shè)備上承載以太網(wǎng)，開發(fā)實現(xiàn)以太網(wǎng)的廣域連接設(shè)備，將會具有重要的意義。
上傳時間： 2013-04-24
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