本文以電子不停車收費(fèi)系統(tǒng)課題為背景，設(shè)計并實現(xiàn)了基于FPGA的π/4-DOPSK全數(shù)字中頻發(fā)射機(jī)和接收機(jī)。π/4-DQPSK廣泛應(yīng)用于移動通信和衛(wèi)星通信中，具有頻帶利用率高、頻譜特性好、抗衰落性能強(qiáng)的特點。 近年來現(xiàn)場可編程門陣列(FPGA)器件在芯片邏輯規(guī)模和處理速度等方面性能的迅速提高，用硬件編程實現(xiàn)無線功能的軟件無線電技術(shù)在理論和實用化上都趨于成熟和完善，因此可以把數(shù)字調(diào)制，數(shù)字上/下變頻，數(shù)字解調(diào)在同一塊FPGA上實現(xiàn)，即實現(xiàn)了中頻發(fā)射機(jī)和接收機(jī)一體化的片上可編程系統(tǒng)(SOPC，System On Programmabie Chip)。 本文首先根據(jù)指標(biāo)要求對數(shù)字收發(fā)機(jī)方案進(jìn)行設(shè)計，確定了適合不停車收費(fèi)系統(tǒng)的全數(shù)字發(fā)射機(jī)和接收機(jī)的結(jié)構(gòu)，接著根據(jù)π/4-DQPSK發(fā)射機(jī)和接收機(jī)的理論，設(shè)計并實現(xiàn)了基于FPGA的成形濾波器SRRC、半帶濾波器HB和定時算法并給出性能分析，最后給出硬件測試平臺上結(jié)果和測試結(jié)果分析。
標(biāo)簽： DQPSK FPGA 全數(shù)字 中頻
上傳時間： 2013-07-18
上傳用戶：saharawalker
本文提出了一種高速Viterbi譯碼器的FPGA實現(xiàn)方案。這種Viterbi譯碼器的設(shè)計方案既可以制成高性能的單片差錯控制器，也可以集成到大規(guī)模ASIC通信芯片中，作為全數(shù)字接收的一部分。 本文所設(shè)計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結(jié)構(gòu)的設(shè)計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設(shè)計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發(fā)設(shè)計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進(jìn)行合并。實現(xiàn)了基于FPGA的誤碼測試儀，在FPGA內(nèi)部完成誤碼驗證和誤碼計數(shù)的工作。 與基于軟件實現(xiàn)譯碼過程的DSP芯片不同，F(xiàn)PGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現(xiàn)，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現(xiàn)，本文采用了硬件描述語言VHDL來完成設(shè)計。通過對譯碼器的綜合仿真和FPGA實現(xiàn)驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達(dá)到60Mbps。
上傳時間： 2013-04-24
上傳用戶：181992417
卷積碼是無線通信系統(tǒng)中廣泛使用的一種信道編碼方式。Viterbi譯碼算法是一種卷積碼的最大似然譯碼算法，它具有譯碼效率高、速度快等特點，被認(rèn)為是卷積碼的最佳譯碼算法。本文的主要內(nèi)容是在FPGA上實現(xiàn)約束長度為9，碼率為1/2，采用軟判決方式的Viterbi譯碼器。 本文首先介紹了卷積碼的基本概念，闡述了Viterbi算法的原理，重點討論了決定Viterbi算法復(fù)雜度和譯碼性能的關(guān)鍵因素，在此基礎(chǔ)上設(shè)計了采用“串-并”結(jié)合運(yùn)算方式的Viterbi譯碼器，并在Altera EP1C20 FPGA芯片上測試通過。本文的主要工作如下： 1.對輸入數(shù)據(jù)采用了二比特四電平量化的軟判決方式，對歐氏距離的計算方法進(jìn)行了簡化，以便于用硬件電路方式實現(xiàn)。 2.對ACS運(yùn)算單元采用了“串-并”結(jié)合的運(yùn)算方式，和全并行的設(shè)計相比，在滿足譯碼速度的同時，節(jié)約了芯片資源。本文中提出了一種路徑度量值存儲器的組織方式，簡化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時序。 3.在幸存路徑的選擇輸出上采用了回溯譯碼方法，與傳統(tǒng)的寄存器交換法相比，減少了寄存器的使用，大大降低了功耗和設(shè)計的復(fù)雜度。 4.本文中設(shè)計了一個仿真平臺，采用Modelsim仿真器對設(shè)計進(jìn)行了功能仿真，結(jié)果完全正確。同時提出了一種在被測設(shè)計內(nèi)部插入監(jiān)視器的調(diào)試方法，巧妙地利用了Matlab算法仿真程序的輸出結(jié)果，提高了追蹤錯誤的效率。 5.該設(shè)計在Altera EP1C20 FPGA芯片上通過測試，最大運(yùn)行時鐘頻率110MHz，最大譯碼輸出速率10.3Mbps。 本文對譯碼器的綜合結(jié)果和Altera設(shè)計的Viterbi譯碼器IP核進(jìn)行了性能比較，比較結(jié)果證明本文中設(shè)計的Viterbi譯碼器具有很高的工程實用價值。
標(biāo)簽： Viterbi FPGA 軟判決 譯碼器
上傳時間： 2013-07-23
上傳用戶：葉山豪
這個是STC單片機(jī)的全系列頭文件. 這個是STC單片機(jī)的全系列頭文件
上傳時間： 2013-04-24
上傳用戶：1054154823
介紹了Infineon(英飛凌)公司DAVE2．O軟件的使用方法和一些需注意的要點，并按照流程編寫了一個“Infineon XC164CM”的閃燈測試程序
上傳時間： 2013-07-13
上傳用戶：牛布牛
隨著通信技術(shù)和計算機(jī)技術(shù)的發(fā)展，多媒體的應(yīng)用與服務(wù)越來越廣泛，視頻壓縮編碼技術(shù)也隨之成為非常重要的研究領(lǐng)域。運(yùn)動估計是視頻壓縮編碼中的一項關(guān)鍵技術(shù)。由于視頻編碼系統(tǒng)的復(fù)雜性主要取決于運(yùn)動估計算法，因此如何找到一種可靠、快速、性能優(yōu)良的運(yùn)動估計算法一直是視頻壓縮編碼的研究熱點。運(yùn)動估計在視頻編碼器中承擔(dān)的運(yùn)算量最大、控制最為復(fù)雜，由于對視頻編碼的實時性要求，因此運(yùn)動估計模塊一般都采用硬件來設(shè)計。 本文的目的是在FPGA芯片上設(shè)計實現(xiàn)一種更優(yōu)的易于硬件實現(xiàn)的塊匹配運(yùn)動估計算法——二步搜索算法。全文首先討論了塊匹配運(yùn)動估計理論及其主要技術(shù)指標(biāo)，介紹了運(yùn)動估計技術(shù)在MPEG-4中的應(yīng)用，然后在對典型的運(yùn)動估計算法進(jìn)行分析比較的基礎(chǔ)上討論了一種性能和硬件實現(xiàn)難易度綜合指數(shù)較高的二步搜索算法。本文對已有的用于全搜索算法實現(xiàn)的VLSI結(jié)構(gòu)進(jìn)行了改進(jìn)，設(shè)計了符合二步搜索算法要求的FPGA實現(xiàn)結(jié)構(gòu)，并在對其理論分析之后，對實現(xiàn)該算法的運(yùn)動估計模塊進(jìn)行了功能模塊的劃分，并運(yùn)用VerilogHDL硬件描述語言、ISE及Modelsim開發(fā)工具在Spartan-IIEXC2S300eFPGA芯片上完成了對各功能模塊的設(shè)計、實現(xiàn)與時序仿真。最后，對整個運(yùn)動估計模塊進(jìn)行了仿真測試，給出了其在FPGA上搭建實現(xiàn)后的時序仿真波形圖與占用硬件資源情況，通過對時序仿真結(jié)果可知本文設(shè)計的各功能模塊工作正常，并且能夠協(xié)同工作，整個運(yùn)動估計模塊能夠正確的實現(xiàn)二步搜索運(yùn)動估計算法，并輸出正確的運(yùn)動估計結(jié)果；通過對占用硬件資源及時鐘頻率情況的分析驗證了本文設(shè)計的二步搜索運(yùn)動估計算法的FPGA實現(xiàn)結(jié)構(gòu)具備先進(jìn)性和實時可實現(xiàn)性。
標(biāo)簽： FPGA 運(yùn)動估計 算法 仿真
上傳時間： 2013-05-27
上傳用戶：wpt
全橋的好書啊，據(jù)說是現(xiàn)在移相全橋類書籍的鼻祖啊
標(biāo)簽： 移相全橋
上傳時間： 2013-07-03
上傳用戶：zhch602
OrCad電路板設(shè)計系統(tǒng)\最詳細(xì)最實用-Orcad安裝指南
標(biāo)簽： OrCad Orcad 電路板設(shè)計系統(tǒng) 安裝指南
上傳時間： 2013-06-02
上傳用戶：Altman
按照公安部規(guī)定，我國從 2004 年開始換發(fā)第二代居民身份證，預(yù)計到 2008 年基本完成第二代居民身份證的換發(fā)工作。第二代身份證與第一代身份證最大的區(qū)別在于：它的內(nèi)部嵌入了一枚指甲蓋大小的非接觸式 IC 芯片，該芯片內(nèi)存儲有姓名、性別等9項信息。本課題設(shè)計出一款基于 ARM 和 GPRS 技術(shù)的第二代身份證無線手持閱讀器，該閱讀器能讀出第二代身份證內(nèi) IC 卡信息，并可通過 GPRS 網(wǎng)絡(luò)將信息進(jìn)行無線傳輸。 本文以該閱讀器的設(shè)計為主線，論述的主要內(nèi)容如下： 1．介紹了課題背景及意義。全國 9 億第二代身份證的換發(fā)，必然帶來各行業(yè)對閱讀器的大量需求，而現(xiàn)有閱讀器的弊端促使了對閱讀器做更深入的研究。 2．介紹了相關(guān)概念及技術(shù)，包括：無線射頻識別技術(shù)、ISO/IEC14443 協(xié)議、嵌入式系統(tǒng)、ARM、GPRS技術(shù)等。 3．詳細(xì)介紹了該閱讀器的硬件設(shè)計方法，并給出主要硬件模塊電路原理圖及其 PCB 板設(shè)計方法，同時也簡單介紹了硬件的焊接和調(diào)試過程。 4．詳細(xì)介紹了該閱讀器的軟件設(shè)計方法，包括：讀卡模塊驅(qū)動程序、GPRS 模塊驅(qū)動程序、人機(jī)對話模塊驅(qū)動程序、I/O 口驅(qū)動程序的流程圖和部分代碼。 5．為使該閱讀器安全可靠地運(yùn)行，對閱讀器進(jìn)行了各種功能測試，包括：讀卡功能、GPRS 數(shù)據(jù)傳輸功能、人機(jī)接口功能。 通過功能測試，該閱讀器能準(zhǔn)確讀取第二代身份證內(nèi)信息并通過GPRS 網(wǎng)絡(luò)成功將信息發(fā)送出去。該閱讀器與市面上現(xiàn)有的閱讀器相比，具有可脫機(jī)操作、無線傳輸、小巧靈便的優(yōu)點。由于該閱讀器軟件采用模塊化的設(shè)計方法，可以方便移植到其他非接觸卡閱讀器中，因此本閱讀器具有非常廣泛的應(yīng)用前景。
上傳時間： 2013-06-10
上傳用戶：爺?shù)臍赓|(zhì)
現(xiàn)代IC設(shè)計中，隨著設(shè)計規(guī)模的擴(kuò)大和復(fù)雜度的增長，驗證成為最嚴(yán)峻的挑戰(zhàn)之一。在現(xiàn)代ASIC設(shè)計中，很難用單一的驗證方法來對復(fù)雜芯片進(jìn)行有效的驗證，為了將設(shè)計錯誤減少到可接受的最小量，需要將一系列的驗證方法和工具結(jié)合起來。 在64位全定制嵌入式CPU設(shè)計過程中，使用了多種驗證技術(shù)和方法，并將FPGA驗證作為ASIC驗證的重要補(bǔ)充，加強(qiáng)了設(shè)計正確的可靠性。 論文首先介紹了64位CPU的結(jié)構(gòu)，結(jié)合選用的Xilinx的Virtex
上傳時間： 2013-04-24
上傳用戶：003030
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
