最新版宏晶全系列單片機(jī)燒寫軟件，本軟件為免安裝版解壓完即可用stc-isp-v4.80-not-setup
上傳時(shí)間： 2013-12-19
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此文件包含了人工智能的最一般全一算法，上傳與大家分享，希望能有所幫助。
上傳時(shí)間： 2017-09-04
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stm32f103zet6最小系統(tǒng) 引腳全引出方案stm32f103zet6最小系統(tǒng) 引腳全引出方案
標(biāo)簽： stm32f103zet6 最小系統(tǒng)
上傳時(shí)間： 2022-01-05
上傳用戶：XuVshu
現(xiàn)場(chǎng)可編程門陣列(FPGA)的發(fā)展已經(jīng)有二十多年，從最初的1200門發(fā)展到了目前數(shù)百萬(wàn)門至上千萬(wàn)門的單片F(xiàn)PGA芯片。現(xiàn)在，F(xiàn)PGA已廣泛地應(yīng)用于通信、消費(fèi)類電子和車用電子類等領(lǐng)域，但國(guó)內(nèi)市場(chǎng)基本上是國(guó)外品牌的天下。 在高密度FPGA中，芯片上時(shí)鐘分布質(zhì)量變的越來(lái)越重要，時(shí)鐘延遲和時(shí)鐘偏差已成為影響系統(tǒng)性能的重要因素。目前，為了消除FPGA芯片內(nèi)的時(shí)鐘延遲，減小時(shí)鐘偏差，主要有利用延時(shí)鎖相環(huán)(DLL)和鎖相環(huán)(PLL)兩種方法，而其各自又分為數(shù)字設(shè)計(jì)和模擬設(shè)計(jì)。雖然用模擬的方法實(shí)現(xiàn)的DLL所占用的芯片面積更小，輸出時(shí)鐘的精度更高，但從功耗、鎖定時(shí)間、設(shè)計(jì)難易程度以及可復(fù)用性等多方面考慮，我們更愿意采用數(shù)字的方法來(lái)實(shí)現(xiàn)。 本論文是以Xilinx公司Virtex-E系列FPGA為研究基礎(chǔ)，對(duì)全數(shù)字延時(shí)鎖相環(huán)(DLL)電路進(jìn)行分析研究和設(shè)計(jì)，在此基礎(chǔ)上設(shè)計(jì)出具有自主知識(shí)產(chǎn)權(quán)的模塊電路。 本文作者在一年多的時(shí)間里，從對(duì)電路整體功能分析、邏輯電路設(shè)計(jì)、晶體管級(jí)電路設(shè)計(jì)和仿真以及最后對(duì)設(shè)計(jì)好的電路仿真分析、電路的優(yōu)化等做了大量的工作，通過(guò)比較DLL與PLL、數(shù)字DLL與模擬DLL，深入的分析了全數(shù)字DLL模塊電路組成結(jié)構(gòu)和工作原理，設(shè)計(jì)出了符合指標(biāo)要求的全數(shù)字DLL模塊電路，為開(kāi)發(fā)自我知識(shí)產(chǎn)權(quán)的FPGA奠定了堅(jiān)實(shí)的基礎(chǔ)。 本文先簡(jiǎn)要介紹FPGA及其時(shí)鐘管理技術(shù)的發(fā)展，然后深入分析對(duì)比了DLL和PLL兩種時(shí)鐘管理方法的優(yōu)劣。接著詳細(xì)論述了DLL模塊及各部分電路的工作原理和電路的設(shè)計(jì)考慮，給出了全數(shù)字DLL整體架構(gòu)設(shè)計(jì)。最后對(duì)DLL整體電路進(jìn)行整體仿真分析，驗(yàn)證電路功能，得出應(yīng)用參數(shù)。在設(shè)計(jì)中，用Verilog-XL對(duì)部分電路進(jìn)行數(shù)字仿真，Spectre對(duì)進(jìn)行部分電路的模擬仿真，而電路的整體仿真工具是HSIM。 本設(shè)計(jì)采用TSMC0.18μmCMOS工藝庫(kù)建模，設(shè)計(jì)出的DLL工作頻率范圍從25MHz到400MHz，工作電壓為1.8V，工作溫度為-55℃～125℃，最大抖動(dòng)時(shí)間為28ps，在輸入100MHz時(shí)鐘時(shí)的功耗為200MW，達(dá)到了國(guó)外同類產(chǎn)品的相應(yīng)指標(biāo)。最后完成了輸出電路設(shè)計(jì)，可以實(shí)現(xiàn)時(shí)鐘占空比調(diào)節(jié)，2倍頻，以及1.5、2、2.5、3、4、5、8、16時(shí)鐘分頻等時(shí)鐘頻率合成功能。
標(biāo)簽： FPGA 全數(shù)字 延時(shí)
上傳時(shí)間： 2013-06-10
上傳用戶：yd19890720
本文對(duì)于全并行Viterbi譯碼器的設(shè)計(jì)及其FPGA實(shí)現(xiàn)方案進(jìn)行了研究，并最終將用FPGA實(shí)現(xiàn)的譯碼器嵌入到某數(shù)字通信系統(tǒng)之中?！ ∈紫冉榻B了卷積碼及Viterbi譯碼算法的基本原理，并對(duì)卷積碼的糾錯(cuò)性能進(jìn)行了理論分析。接著介紹了Viterbi譯碼器各個(gè)模塊實(shí)現(xiàn)的一些經(jīng)典算法，對(duì)這些算法的硬件結(jié)構(gòu)設(shè)計(jì)進(jìn)行優(yōu)化并利用FPGA實(shí)現(xiàn)，而后在QuartusⅡ平臺(tái)上對(duì)各模塊的實(shí)現(xiàn)進(jìn)行仿真以及在Matlab平臺(tái)上對(duì)結(jié)果進(jìn)行驗(yàn)證。最后給出Viterbi譯碼模塊應(yīng)用在實(shí)際系統(tǒng)上的誤碼率測(cè)試性能結(jié)果?！ y(cè)試結(jié)果表明，系統(tǒng)的誤碼率達(dá)到了工程標(biāo)準(zhǔn)的要求，從而驗(yàn)證了譯碼器設(shè)計(jì)的可靠性，同時(shí)所設(shè)計(jì)的基于FPGA實(shí)現(xiàn)的全并行Viterbi譯碼器適用于高速數(shù)據(jù)傳輸?shù)膽?yīng)用場(chǎng)合。
上傳時(shí)間： 2013-07-30
上傳用戶：13913148949
十種精密全波整流電路 圖中精密全波整流電路的名稱,純屬本人命的名,只是為了區(qū)分;除非特殊說(shuō)明,增益均按1設(shè)計(jì). 圖1是最經(jīng)典的電路,優(yōu)
上傳時(shí)間： 2013-07-21
上傳用戶：zoushuiqi
在過(guò)去的十幾年間，F(xiàn)PGA取得了驚人的發(fā)展：集成度已達(dá)到1000萬(wàn)等效門、速度可達(dá)到400～500MHz。隨著FPGA的集成度不斷增大，在高密度FPGA中，芯片上時(shí)鐘的分布質(zhì)量就變得越來(lái)越重要。時(shí)鐘延時(shí)和時(shí)鐘相位偏移已成為影響系統(tǒng)性能的重要因素?，F(xiàn)在，解決時(shí)鐘延時(shí)問(wèn)題主要使用時(shí)鐘延時(shí)補(bǔ)償電路。 為了消除FPGA芯片內(nèi)的時(shí)鐘延時(shí)，減小時(shí)鐘偏差，本文設(shè)計(jì)了內(nèi)置于FPGA芯片中的延遲鎖相環(huán)，采用一種全數(shù)字的電路結(jié)構(gòu)，將傳統(tǒng)DLL中的用模擬方式實(shí)現(xiàn)的環(huán)路濾波器和壓控延遲鏈改進(jìn)為數(shù)字方式實(shí)現(xiàn)的時(shí)鐘延遲測(cè)量電路，和延時(shí)補(bǔ)償調(diào)整電路，配合特定的控制邏輯電路，完成時(shí)鐘延時(shí)補(bǔ)償。在輸入時(shí)鐘頻率不變的情況下，只需一次調(diào)節(jié)過(guò)程即可完成輸入輸出時(shí)鐘的同步，鎖定時(shí)間較短，噪聲不會(huì)積累，抗干擾性好。 在Smic0.18um工藝下，設(shè)計(jì)出的時(shí)鐘延時(shí)補(bǔ)償電路工作頻率范圍從25MHz到300MHz，最大抖動(dòng)時(shí)間為35ps，鎖定時(shí)間為13個(gè)輸入時(shí)鐘周期。另外，完成了時(shí)鐘相移電路的設(shè)計(jì)，實(shí)現(xiàn)可編程相移，為用戶提供與輸入時(shí)鐘同頻的相位差為90度，180度，270度的相移時(shí)鐘；時(shí)鐘占空比調(diào)節(jié)電路的設(shè)計(jì)，實(shí)現(xiàn)可編程占空比，可以提供占空比為50/50的時(shí)鐘信號(hào)；時(shí)鐘分頻電路的設(shè)計(jì)，實(shí)現(xiàn)頻率分頻，提供1.5，2，2.5，3，4，5，8，16分頻時(shí)鐘。
標(biāo)簽： FPGA 應(yīng)用于 全數(shù)字 鎖相環(huán)
上傳時(shí)間： 2013-07-06
上傳用戶：LouieWu
傳統(tǒng)的全橋開(kāi)關(guān)電源拓?fù)?，最常用于大功率隔離式或脫線電源。雖然它需要多加兩個(gè)開(kāi)關(guān)元件。但其能輸出更大功率，又有較高的效率，且變壓器體積比單端方式的都小。開(kāi)關(guān)還有較小的電壓及電流應(yīng)力。全橋變換器還提供固有的變壓器磁芯自動(dòng)復(fù)位及平衡。因而可有最大占空比，進(jìn)一步提高效率，而軟開(kāi)關(guān)的全橋，可進(jìn)一步改善性能提高效率。
上傳時(shí)間： 2014-07-13
上傳用戶：Garfield
移相控制的全橋PWM變換器是最常用的中大功率DC／DC變換電路拓?fù)湫问街弧Ｒ葡郟WM控制方式利用開(kāi)關(guān)管的結(jié)電容和高頻變壓器的漏電感或原邊串聯(lián)電感作為諧振元件，使開(kāi)關(guān)管能進(jìn)行零電壓開(kāi)通和關(guān)斷，從而有效地降低了電路的開(kāi)關(guān)損耗和開(kāi)關(guān)噪聲，減少了器件開(kāi)關(guān)過(guò)程中產(chǎn)生的電磁干擾，為變換器提高開(kāi)關(guān)頻率、提高效率、減小尺寸及減輕質(zhì)量提供了良好的條件。然而，傳統(tǒng)的移相全橋變換器的輸出整流二極管存在反向恢復(fù)過(guò)程，會(huì)引起寄生振蕩，二極管上存在很高的尖峰電壓，需增加阻容吸收回路進(jìn)行抑制，文獻(xiàn)提出了兩種帶箝位二極管的拓?fù)?，可以很好地抑制寄生振蕩。本文采取文獻(xiàn)提出的拓?fù)浣Y(jié)構(gòu)，設(shè)計(jì)了一臺(tái)280 W移相全橋軟開(kāi)關(guān)DC／DC變換器，該變換器輸入電壓為194～310 V，輸出電壓為76V。
標(biāo)簽： 280W 移相全橋 軟開(kāi)關(guān)
上傳時(shí)間： 2014-08-30
上傳用戶：thing20
針對(duì)實(shí)時(shí)型相機(jī)對(duì)系統(tǒng)小型化、通用化及數(shù)據(jù)高速率可靠傳輸?shù)男枨?，文中在研究高速串行?解串器（SerDes）器件TLK2711工作原理的基礎(chǔ)上，提出了高速串行全雙工通信協(xié)議總體設(shè)計(jì)方案。文章以TLK2711為物理層、FPGA為鏈路層設(shè)計(jì)了高速串行全雙工通信協(xié)議，對(duì)協(xié)議的實(shí)現(xiàn)進(jìn)行了詳細(xì)的描述。協(xié)議的在定制中力求做到了最簡(jiǎn)化，為上層用戶提供簡(jiǎn)單的數(shù)據(jù)接口。試驗(yàn)中通過(guò)兩塊電路板的聯(lián)調(diào)，完成了數(shù)據(jù)率為2.5Gbps的點(diǎn)對(duì)點(diǎn)高速傳輸，采用發(fā)送偽隨機(jī)碼測(cè)試，系統(tǒng)工作2小時(shí)，所測(cè)誤碼率小于10-12。
上傳時(shí)間： 2014-12-28
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