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eCos-mips

  • 嵌入式可配置實(shí)時(shí)操作系統(tǒng)eCos分析及其在ARM7上的移植

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    標(biāo)簽: 嵌入式

    上傳時(shí)間: 2022-07-27

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  • 解讀x86、ARM和MIPS三種主流芯片架構(gòu)

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    標(biāo)簽: x86 arm mips 芯片架構(gòu)

    上傳時(shí)間: 2022-07-28

    上傳用戶:20125101110

  • U-Boot在64位多內(nèi)核MIPS處理器上的移植

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    標(biāo)簽: U-Boot

    上傳時(shí)間: 2022-07-28

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  • 基于ARM的數(shù)字圖像采集系統(tǒng)的研究.rar

    基于ARM的數(shù)字圖像采集系統(tǒng)的碩士論文 ARM-PowerPC-ColdFire-MIPS

    標(biāo)簽: ARM 數(shù)字圖像 采集系統(tǒng)

    上傳時(shí)間: 2013-07-24

    上傳用戶:lishuoshi1996

  • TCN多功能車輛通信總線的FPGA設(shè)計(jì).rar

    隨著列車自動(dòng)化控制和現(xiàn)場(chǎng)總線技術(shù)的發(fā)展,基于分布式控制系統(tǒng)的列車通信網(wǎng)絡(luò)技術(shù)TCN(IEC-61375)在現(xiàn)代高速列車上得到廣泛應(yīng)用。TCN協(xié)議將列車通信網(wǎng)絡(luò)分為絞線式列車總線WTB和多功能車輛總線MVB,其中WTB實(shí)現(xiàn)對(duì)開(kāi)式列車中的互聯(lián)車輛間的數(shù)據(jù)傳輸和通信,MVB實(shí)現(xiàn)車載設(shè)備的協(xié)同工作和互相交換信息。 本文介紹了國(guó)內(nèi)外列車通信網(wǎng)絡(luò)的發(fā)展情況和各自優(yōu)勢(shì),分析了MVB一類設(shè)備底層協(xié)議。研究利用FPGA實(shí)現(xiàn)MVB控制芯片MVBC,用ARM作為微處理器實(shí)現(xiàn)MVB一類設(shè)備的嵌入式解決方案。其中,在FPGA芯片中主要采用自頂向下的設(shè)計(jì)方法,RLT硬件描述語(yǔ)言實(shí)現(xiàn)MVB控制芯片MVBC一類設(shè)備的主要功能,包括幀編碼器、幀解碼器和邏輯接口單元。ARM主要完成了軟件程序的編寫(xiě)和實(shí)時(shí)操作系統(tǒng)的移植。在eCos實(shí)時(shí)操作系統(tǒng)上,完成了驅(qū)動(dòng)和上層應(yīng)用程序,包括端口初始化、端口配置、幀收發(fā)指令和報(bào)文分析。 為了驗(yàn)證設(shè)計(jì)的正確性,在設(shè)計(jì)的硬件平臺(tái)基礎(chǔ)上,搭建了MVB通信網(wǎng)絡(luò)的最小系統(tǒng),對(duì)網(wǎng)絡(luò)進(jìn)行系統(tǒng)功能測(cè)試。測(cè)試結(jié)果表明:設(shè)計(jì)方案正確,達(dá)到了設(shè)計(jì)的預(yù)期要求。

    標(biāo)簽: FPGA TCN 多功能

    上傳時(shí)間: 2013-08-03

    上傳用戶:bruce5996

  • 基于FPGA的MIPS_CPU的設(shè)計(jì).rar

    本文完成了對(duì)MIPS-CPU的指令集確定,流水線與架構(gòu)設(shè)計(jì),代碼編寫(xiě),并且在x86計(jì)算機(jī)上搭建了稱為gccmips_elf的仿真系統(tǒng),完成了對(duì)MIPS-CPU硬件系統(tǒng)的模擬仿真,最終完成FPGA芯片的下載與實(shí)現(xiàn)。 @@ 本文完成了包含34條指令的MIPS-CPU指令集的制定,完成了整個(gè)MIPS-CPU的架構(gòu)設(shè)計(jì)與5級(jí)流水線級(jí)數(shù)的確定。制定了整個(gè)CPU的主控制模塊的狀態(tài)轉(zhuǎn)移圖;根據(jù)MIPS-CPU的指令集的模式,完成了對(duì)不同模式下的指令的分析,給出了相應(yīng)的取指,譯碼,產(chǎn)生新的程序存儲(chǔ)器尋址地址,執(zhí)行,數(shù)據(jù)存儲(chǔ)器與寄存器文件回寫(xiě)的控制信號(hào),完成取指令模塊,譯碼模塊,執(zhí)行模塊,數(shù)據(jù)回寫(xiě)等模塊代碼的編寫(xiě),從而完成了流水線模塊的代碼設(shè)計(jì)。 @@ 重點(diǎn)分析了由于流水線設(shè)計(jì)而引入的競(jìng)爭(zhēng)與冒險(xiǎn),分析了在不同流水線階段可能存在的競(jìng)爭(zhēng)與冒險(xiǎn),對(duì)引起競(jìng)爭(zhēng)與冒險(xiǎn)的原因進(jìn)行了確定,并通過(guò)增加一些電路邏輯來(lái)避免競(jìng)爭(zhēng)與冒險(xiǎn)的發(fā)生,完成了競(jìng)爭(zhēng)與冒險(xiǎn)檢測(cè)電路模塊以及數(shù)據(jù)回寫(xiě)前饋電路模塊的代碼編寫(xiě),從而解決了競(jìng)爭(zhēng)與冒險(xiǎn)的問(wèn)題,使設(shè)計(jì)的5級(jí)流水線得以暢順實(shí)現(xiàn)。 @@ 完成了MIPS-CPU的仿真系統(tǒng)平臺(tái)的搭建,該仿真器用來(lái)對(duì)應(yīng)用程序進(jìn)行編譯,鏈接與執(zhí)行,生成相應(yīng)匯編語(yǔ)言程序以及向量文件(16進(jìn)制機(jī)器碼);并且同時(shí)產(chǎn)生相關(guān)的Modelsim仿真,及Quartus II下載驗(yàn)證的文件。本設(shè)計(jì)利用該仿真系統(tǒng)來(lái)評(píng)估設(shè)計(jì)的MIPS-CPU的硬件系統(tǒng),模擬仿真結(jié)果證明本文設(shè)計(jì)的MIPS-CPU可以實(shí)現(xiàn)正常功能。本論文課題的研究成功對(duì)今后從事專用RISC-CPU設(shè)計(jì)的同行提供了有益的參考。 @@ 最終將設(shè)計(jì)的MIPS-CPU下載到ALTERA公司的FPGA-EP1C6Q240芯片,并且借助ALTERA公司提供的Quartus II軟件進(jìn)行了編譯與驗(yàn)證,對(duì)設(shè)計(jì)的MIPS-CPU的資源使用,關(guān)鍵路徑上的時(shí)序,布線情況進(jìn)行了分析,最終完成各個(gè)指標(biāo)的檢查,并且借助Quartus II軟件內(nèi)嵌的Signal Tap軟件進(jìn)行軟硬件聯(lián)合調(diào)試,結(jié)果表明設(shè)計(jì)的MIPS-CPU功能正常,滿足約束,指標(biāo)正確。 @@關(guān)鍵詞 MIPS;流水線;競(jìng)爭(zhēng)與冒險(xiǎn);仿真器;FPGA

    標(biāo)簽: MIPS_CPU FPGA

    上傳時(shí)間: 2013-07-31

    上傳用戶:gjzeus

  • 基于ARMLinux的多道脈沖幅度分析器數(shù)字系統(tǒng)設(shè)計(jì)

    隨著電子技術(shù)的不斷發(fā)展,各種智能核儀器逐步走向自動(dòng)化、智能化、數(shù)字化和便攜式的方向發(fā)展。針對(duì)傳統(tǒng)的多道脈沖幅度分析器體積大,人機(jī)交互不友好,不方便現(xiàn)場(chǎng)分析等的缺陷[5]。新型的高速、集成度高、界面友好的多道脈沖幅度分析器的陸續(xù)出現(xiàn)填補(bǔ)了這一缺點(diǎn)。 隨著電子技術(shù)的發(fā)展,以ARM為核的處理器技術(shù)的應(yīng)用領(lǐng)域不斷擴(kuò)大,相比較單片機(jī)而言,它的主頻高、運(yùn)算速度快,可以滿足多道脈沖幅度分析器的苛刻的時(shí)間上的要求。而且ARM處理器功耗小,適合于功耗要求比較苛刻的地方,這些方面的特點(diǎn)正好滿足了便攜式多道脈沖幅度分析器野外勘察的要求。同時(shí),由于以ARM為核的處理器具有豐富的外設(shè)資源,這樣就簡(jiǎn)化了外設(shè)電路及芯片的使用,降低了功耗并增強(qiáng)了產(chǎn)品的信賴性。另外,ARM芯片可以方便的移植操作系統(tǒng),為多道脈沖幅度分析器多任務(wù)的管理和并行的處理,甚至硬實(shí)時(shí)功能的實(shí)現(xiàn)提供了前提。而且在ARM平臺(tái)使用嵌入式linux操作系統(tǒng)使多道脈沖幅度分析器的軟件易于升級(jí)。 智能化和小型化是多道脈沖幅度分析器的發(fā)展趨勢(shì)。智能化要求系統(tǒng)的自動(dòng)化程度高、操作簡(jiǎn)便、容錯(cuò)性好。智能化除了需要控制軟件外,還需要軟件命令的執(zhí)行者即硬件控制電路來(lái)實(shí)現(xiàn)相應(yīng)的控制邏輯,兩者的結(jié)合才能真正的實(shí)現(xiàn)智能化。小型化要求系統(tǒng)的體積小、功耗小、便于攜帶;小型化除了要求采用微功耗的器件,還要求電路板的尺寸盡量的小且所用元件盡量的少,但小型化的同時(shí)必須保持系統(tǒng)的智能化,即不能減少智能化所要求的復(fù)雜的邏輯和時(shí)序的控制功能。為此采用高集成度的ARM芯片實(shí)現(xiàn)控制電路能滿意地同時(shí)滿足智能化和小型化的要求。在研制的多道脈沖幅度分析器中,幾乎所有的控制都可以用控制芯片來(lái)實(shí)現(xiàn),如閾值設(shè)定、自動(dòng)穩(wěn)譜以及多道數(shù)據(jù)采集,在節(jié)省了元件的數(shù)目和電路板的尺寸的同時(shí)仍能保持系統(tǒng)的智能化程度。 Linux內(nèi)核精簡(jiǎn)而高效,可修改性強(qiáng),支持多種體系結(jié)構(gòu)的處理器等,使得它是一個(gè)非常適合于嵌入式開(kāi)發(fā)和應(yīng)用的操作系統(tǒng)。嵌入式Linux可以運(yùn)行的硬件平臺(tái)十分廣泛,從x86、MIPS、POWERPC到ARM,以及其他許多硬件體系結(jié)構(gòu)。目前在世界范圍內(nèi),ARM體系結(jié)構(gòu)的SOC逐漸占領(lǐng)32位嵌入式微處理器市場(chǎng),ARM處理器及技術(shù)的應(yīng)用幾乎已經(jīng)深入到各個(gè)領(lǐng)域,例如:工業(yè)控制,無(wú)線通訊,網(wǎng)絡(luò),消費(fèi)類電子,成像等。 本課題采用三星公司生產(chǎn)的ARM(Advanced RISC Machines,先進(jìn)精簡(jiǎn)指令集機(jī)器)芯片S3C2410A設(shè)計(jì)并研制了一種便攜式的核數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案。利用ARM芯片豐富的外設(shè)資源對(duì)傳統(tǒng)的多道脈沖幅度分析器進(jìn)行改進(jìn)和簡(jiǎn)化。系統(tǒng)由前端探測(cè)器系統(tǒng),以及由線性脈沖放大器、甄別電路、控制電路、采樣保持電路組成的前置電路,中央處理器模塊,顯示模塊,用戶交互模塊,存儲(chǔ)模塊,網(wǎng)絡(luò)傳輸模塊等多個(gè)模塊組成。本設(shè)計(jì)基于ARM9芯片S3C2410,并在此平臺(tái)上移植了嵌入式linux操作系統(tǒng)來(lái)進(jìn)行任務(wù)的調(diào)度和處理等。 電路板核心板部分設(shè)計(jì)采用6層PCB板結(jié)構(gòu),這樣增加了系統(tǒng)可靠性,提高了電磁兼容的穩(wěn)定性。數(shù)據(jù)采集系統(tǒng)是多道脈沖幅度分析器的核心,A/D轉(zhuǎn)換直接使用了S3C2410內(nèi)置的ADC(Analog to Digital Converter,模數(shù)轉(zhuǎn)換器),在2.5 MHz的轉(zhuǎn)換時(shí)鐘下最大轉(zhuǎn)換速度500 KSPS(Kilo-Samples per second,千采樣點(diǎn)每秒),滿足了系統(tǒng)最低轉(zhuǎn)換時(shí)間≤5 μs的要求,并且控制簡(jiǎn)單,簡(jiǎn)化了外部接口電路。由于SD(Secure Digital Card,安全數(shù)碼卡)卡存儲(chǔ)容量大、攜帶方便、成本低等優(yōu)點(diǎn),所以設(shè)計(jì)中采用其作為外部的數(shù)據(jù)存儲(chǔ)設(shè)備,其驅(qū)動(dòng)部分采用SD卡軟件包,為開(kāi)發(fā)帶來(lái)了方便。本設(shè)計(jì)采用640*480的6.4寸LCD(Liquid Crystal Display,液晶顯示)屏作為人機(jī)交互的顯示部分,并且通過(guò)Qt/Embedded為系統(tǒng)提供圖形用戶界面的應(yīng)用框架和窗口系統(tǒng)。其中包括了波形顯示部分和用戶菜單設(shè)置部分,這樣方便了用戶操作。系統(tǒng)的數(shù)據(jù)存取方面是基于SQLite嵌入式小型數(shù)據(jù)庫(kù)而進(jìn)行的。為了方便數(shù)據(jù)向上位機(jī)的傳輸,系統(tǒng)設(shè)計(jì)中采用XML(Extensible Markup Language,可擴(kuò)展標(biāo)記語(yǔ)言)格式來(lái)組織傳輸?shù)臄?shù)據(jù),通過(guò)基于TCP/IP(Transmission Control Protocol/Internet Protocol)協(xié)議的Linux下Socket套接字編程,來(lái)進(jìn)行與上位機(jī)或PC(Personal Computer,個(gè)人計(jì)算機(jī)或桌面機(jī))等的連接和數(shù)據(jù)傳輸。

    標(biāo)簽: ARMLinux 多道 分析器 脈沖幅度

    上傳時(shí)間: 2013-04-24

    上傳用戶:tzl1975

  • 基于FPGA技術(shù)的高性能AES_CBC算法的實(shí)現(xiàn)研究

    AES是美國(guó)于2000年10月份確立的高級(jí)加密標(biāo)準(zhǔn),該標(biāo)準(zhǔn)的反饋鏈路模式AESCBC加密算法,用于在IPSec中替代DESCBC和3DESCBC。 加密是安全數(shù)據(jù)網(wǎng)絡(luò)的關(guān)鍵,要保證在公眾網(wǎng)上傳輸?shù)男畔⒉槐桓`取和偷聽(tīng),必須對(duì)數(shù)據(jù)進(jìn)行加密。在不影響網(wǎng)絡(luò)性能的前提下,快速實(shí)現(xiàn)數(shù)據(jù)加密/解密,對(duì)于開(kāi)發(fā)高性能的安全路由器、安全網(wǎng)關(guān)等對(duì)數(shù)據(jù)處理速度要求高的通信設(shè)備具有重要的意義。 在目前可查詢的基于FPGA技術(shù)實(shí)現(xiàn)AESCBC的設(shè)計(jì)中,最快的加/解密速度達(dá)到700Mbps/400MHZ。商用CPU奔騰4主頻3.06,用匯編語(yǔ)言編寫(xiě)程序,全部資源用于加密解密,最快的加密解密速度可以達(dá)到1.4Gbps。但根據(jù)國(guó)外測(cè)試結(jié)果表明,即使開(kāi)發(fā)的路由器本身就基于高性能的雙64位MIPS網(wǎng)絡(luò)處理器,軟件加密解決方案僅能達(dá)到路由器所要求的最低吞吐速率600Mbps。 本文首先研究分析了目前幾種實(shí)現(xiàn)AESCBC的方法有缺點(diǎn)的情況下,在深入研究影響硬件快速實(shí)現(xiàn)AESCBC難點(diǎn)基礎(chǔ)上,設(shè)計(jì)出一種適應(yīng)于報(bào)文加密解密的硬件快速實(shí)現(xiàn)AESCBC的方案,在設(shè)計(jì)中采用加密解密和密鑰展開(kāi)并行工作,實(shí)現(xiàn)了在線提供子密鑰。在解密中采用了雙隊(duì)列技術(shù),實(shí)現(xiàn)了報(bào)文解密和子密鑰展開(kāi)協(xié)調(diào)工作,提高了解密速度。 本文在quartus全面仿真設(shè)計(jì)方案的基礎(chǔ)上,全面驗(yàn)證了硬件實(shí)現(xiàn)AESCBC方案的正確性,全面分析了本設(shè)計(jì)加密解密的性能。并且針對(duì)設(shè)計(jì)中的流水線效率低的問(wèn)題,提出改善流水線性能的方案,設(shè)計(jì)出報(bào)文級(jí)并行加密解密方案,并且給出了硬件實(shí)現(xiàn)VPN的初步方案。實(shí)現(xiàn)了單一模塊加密速度達(dá)到1.16Gbps,單一模塊解密速度達(dá)到900Mbps,多個(gè)模塊并行工作加密解密速度達(dá)到6.4Gbps。 論文最后給出了總結(jié)與展望。目前實(shí)現(xiàn)的AESCBC算法,只能通過(guò)仿真驗(yàn)證其功能的正確性,還需要下載到芯片上做進(jìn)一步的驗(yàn)證。要用硬件實(shí)現(xiàn)整個(gè)IPSec,還要進(jìn)一步開(kāi)發(fā)基于FPGA的技術(shù)。總之,為了適應(yīng)路由器發(fā)展的需求,還有很多技術(shù)需要研究。

    標(biāo)簽: AES_CBC FPGA 性能 實(shí)現(xiàn)研究

    上傳時(shí)間: 2013-05-29

    上傳用戶:wangzhen1990

  • 基于DSP和FPGA的自動(dòng)指紋識(shí)別系統(tǒng)硬件設(shè)計(jì)與實(shí)現(xiàn)

    隨著計(jì)算機(jī)與信息技術(shù)的發(fā)展,生物特征識(shí)別技術(shù)受到了廣泛的關(guān)注。指紋識(shí)別是生物特征識(shí)別中的一項(xiàng)重要內(nèi)容,一直以來(lái)是國(guó)內(nèi)外的研究熱點(diǎn)。 嵌入式自動(dòng)指紋識(shí)別是指指紋識(shí)別技術(shù)在嵌入式系統(tǒng)上的應(yīng)用。傳統(tǒng)的嵌入式自動(dòng)指紋識(shí)別系統(tǒng)多采用單片DSP或MIPS處理器來(lái)完成算法,由于DSP或MIPS處理器只能根據(jù)程序順序執(zhí)行,在指紋匹配過(guò)程中只能和整個(gè)庫(kù)中的指紋進(jìn)行一一匹配,因此這類系統(tǒng)在處理較大指紋庫(kù)時(shí)下匹配時(shí)間相當(dāng)長(zhǎng)。為了克服這個(gè)缺點(diǎn),本文構(gòu)建了浮點(diǎn)DSP和FPGA協(xié)同處理構(gòu)架的硬件平臺(tái),充分利用DSP在計(jì)算上的精確度和FPGA并行處理的特點(diǎn),由DSP和FPGA共同處理匹配算法。 本文的主要工作如下: 1.設(shè)計(jì)了一個(gè)硬件系統(tǒng),包括DSP處理器、FPGA、指紋傳感器、人機(jī)交互接口和USB1.1接口。同時(shí),還設(shè)計(jì)了各硬件模塊的驅(qū)動(dòng)程序,為應(yīng)用程序提供控制接口。由于系統(tǒng)中DSP工作頻率為300MHz,其中某些器件的工作頻率達(dá)到了100MHz,因此本文還給出了一些信號(hào)完整性分析和PCB設(shè)計(jì)經(jīng)驗(yàn)。 2.編寫(xiě)了Verilog程序,在FPGA中實(shí)現(xiàn)了9路指紋的并行匹配。由于FPGA本身的局限性,實(shí)現(xiàn)原有匹配算法有很大困難。在簡(jiǎn)化原有匹配算法的基礎(chǔ)上本文提出了便于FPGA實(shí)現(xiàn)“粗匹配”算法。此外,還設(shè)計(jì)了用于和DSP通信的接口模塊設(shè)計(jì)。 3.完成了系統(tǒng)應(yīng)用程序設(shè)計(jì)。在使用uC/OS-Ⅱ?qū)崟r(shí)操作系統(tǒng)的基礎(chǔ)上設(shè)計(jì)了各系統(tǒng)任務(wù),通過(guò)調(diào)用驅(qū)動(dòng)程序控制和協(xié)調(diào)各硬件模塊,實(shí)現(xiàn)了自動(dòng)指紋識(shí)別功能。為了便于存放指紋特征信息,設(shè)計(jì)了指紋庫(kù)數(shù)據(jù)結(jié)構(gòu),實(shí)現(xiàn)了指紋庫(kù)添加、刪除、編輯的功能。 最終,本系統(tǒng)實(shí)現(xiàn)了高效、快速的進(jìn)行指紋識(shí)別,各模塊工作穩(wěn)定。同時(shí),模塊化的軟硬件設(shè)計(jì)使本系統(tǒng)便于進(jìn)行二次開(kāi)發(fā),快速應(yīng)用于各種場(chǎng)合。

    標(biāo)簽: FPGA DSP 自動(dòng) 指紋識(shí)別系統(tǒng)

    上傳時(shí)間: 2013-06-05

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  • 基于FPGA的32位RISC處理器設(shè)計(jì)與實(shí)現(xiàn)

    隨著SOC技術(shù)、IP技術(shù)以及集成電路技術(shù)的發(fā)展,RISC軟核處理器的研究與開(kāi)發(fā)設(shè)計(jì)開(kāi)始受到了人們的重視。基于FPGA的RISC軟核處理器在各個(gè)行業(yè)開(kāi)始得到了廣泛的應(yīng)用,特別是在一些基于FPGA的嵌入式系統(tǒng)中有著越來(lái)越廣泛的應(yīng)用前景。 該論文在研究了大量國(guó)內(nèi)外技術(shù)文獻(xiàn)的基礎(chǔ)上,總結(jié)了RISC處理器發(fā)展的現(xiàn)狀與水平。認(rèn)真分析了RISC處理器的基本結(jié)構(gòu),包括總線結(jié)構(gòu),流水線處理的原理,以及流水線數(shù)據(jù)通路和流水線控制的原理;并詳細(xì)分析了該設(shè)計(jì)采用的指令集——MIPS指令集的內(nèi)在結(jié)構(gòu)。設(shè)計(jì)出了一個(gè)32位RISC軟核處理器,這個(gè)軟核處理器采用五級(jí)流水線結(jié)構(gòu),能完成加法、減法、邏輯與、邏輯或、左移右移等算術(shù)邏輯操作,以及它們的組合操作。通過(guò)軟件仿真和在Altera的FPGA開(kāi)發(fā)板上進(jìn)行驗(yàn)證,證明了所設(shè)計(jì)的32位RISC處理器能準(zhǔn)確的執(zhí)行所選用的MIPS指令集,運(yùn)行速度能達(dá)到30MHz,功能良好。 通過(guò)對(duì)所設(shè)計(jì)對(duì)象特點(diǎn)及其可行性的研究,選用了Altera公司QuartusⅡ軟件作為設(shè)計(jì)與仿真驗(yàn)證的環(huán)境。在設(shè)計(jì)方法上,該課題采用了自頂向下的設(shè)計(jì)方法。在設(shè)計(jì)過(guò)程中采用了邊設(shè)計(jì)邊驗(yàn)證這種設(shè)計(jì)與驗(yàn)證相結(jié)合的設(shè)計(jì)流程,大大提高了設(shè)計(jì)的可靠性。該課題在設(shè)計(jì)過(guò)程中還提出了兩個(gè)有效的設(shè)計(jì)思路:第一是在32位寄存器的設(shè)計(jì)中利用FPGA的內(nèi)部RAM資源來(lái)設(shè)計(jì),減少了傳輸延時(shí),提高了運(yùn)行速度,并大大減少了對(duì)FPGA內(nèi)部資源的占用;第二是在系統(tǒng)架構(gòu)上采用了柔性化的設(shè)計(jì)方法,使得設(shè)計(jì)可以根據(jù)實(shí)際的需求適當(dāng)?shù)脑鰷p相應(yīng)的部件,以達(dá)到需求與性能的統(tǒng)一。這兩個(gè)方法都有效地解決了設(shè)計(jì)中出現(xiàn)的問(wèn)題,提高了處理器的性能。

    標(biāo)簽: FPGA RISC 處理器

    上傳時(shí)間: 2013-07-21

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