USB audio card 音效卡設(shè)計原理圖,說明及源碼
標簽： audio card USB
上傳時間： 2015-11-27
上傳用戶：bruce
以DSP為基礎(chǔ)之?dāng)?shù)位濾波器之設(shè)計,本計劃即是利用數(shù)位訊號處理(DSP)來設(shè)計無限脈衝響應(yīng)(IIR)及有限脈衝響應(yīng)(FIR)濾波器。
標簽： DSP IIR FIR 濾波器
上傳時間： 2013-12-25
上傳用戶：kristycreasy
經(jīng)典教程,錢能的c++程序設(shè)計教程,找了好久的
標簽： 教程 程序
上傳時間： 2014-01-11
上傳用戶：417313137
Delphi中工作列狀態(tài)區(qū)的設(shè)計參考文件資料
標簽： Delphi
上傳時間： 2013-12-16
上傳用戶：gxmm
TC&MSC高階函式庫設(shè)計技術(shù), 如何在DOS下作出圖形介面的程式, 備有豐富的程式庫.
標簽： MSC DOS 程式 TC
上傳時間： 2014-01-21
上傳用戶：lijinchuan
這一篇論文的標題為「適應(yīng)性BIC-MIMO-OFDM系統(tǒng)的性能分析和接收器設(shè)計」是2007發(fā)表的
標簽： BIC-MIMO-OFDM 2007 系統(tǒng) 性能分析
上傳時間： 2016-01-14
上傳用戶：BIBI
需要工具： 1. Python 2.3 以上 2. BOA Constructor Python設(shè)定檔介面程式設(shè)計 這段程式碼主要是把資料儲存到config.txt這個檔案中，我們將資料以 \n[_config_]\n 來作區(qū)隔，以便將來將資料讀出來時可以知道所存放的資料到底是屬於哪一各部分的資料。
標簽： Python Constructor config 2.3
上傳時間： 2014-01-17
上傳用戶：zhenyushaw
將Verilog設(shè)計轉(zhuǎn)成VHDL設(shè)計的程式
標簽： Verilog VHDL 程式
上傳時間： 2016-01-18
上傳用戶：lifangyuan12
將VHDL設(shè)計轉(zhuǎn)換成Verilog設(shè)計的程式
上傳用戶：wkchong
JPEG的硬體設(shè)計採用的是VHDL設(shè)計,有源碼
標簽： JPEG VHDL 有源
上傳用戶：agent
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