<delect id="cgqck"></delect> 本帖最后由 黃瓜 于 2014-3-2 21:39 編輯 在2012年，帖子“圓點博士微型四軸飛行器開工拉...有錢出錢，沒錢出力” http://www.amobbs.com/thread-5504090-1-1.html得到壇友的大力支持。經過2013年的全年發展，資料已經相當成熟。樓主把全部資料整理到了一起，方便大家下載。 首先給大家介紹下這些資料的內容：(全部是源代碼，豪無保留)： 1,小四軸飛行器源碼：包括陀螺儀芯片驅動代碼，數字濾波，四元數姿態解算和電機控制代碼，此外，還包括藍牙無線傳輸代碼，NRF24L01+無線傳輸代碼，小四軸無線更新固件代碼。 2,小四軸手持遙控器源碼。包括USB轉COM口代碼，藍牙編程代碼，搖桿控制代碼，和液晶屏顯示代碼。通過該代碼，用戶可以學習USB編程，藍牙編程，搖杠編程，液晶屏顯示編程能知識。 3,基于windows/Linux下的上位機代碼，能過獲取小四軸姿態，并對小四軸進行飛行控制。該代碼使用垮平臺算法QT編寫。 4,基于Android的手機遙控器代碼，可以實現對小四軸的飛行控制 5,對國外著名開源crazyflies開源算法的姿態部分的移植(已修改成大家熟知的MDK環境)，帶FreeRTOS操作系統。
標簽： 姿態解算
上傳時間： 2015-04-14
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Aidaohuakai( 樓主 ) 2013-8-22 11:45:24 只看該作者23307 | 41倒序瀏覽 論壇上對mpu6050的資料和討論并不多，很多壇友都說驅動失敗，老是顯示0. 以下就談談我的一些血與淚的教訓： 昨天開始接觸mpu6050，在網上查了很多資料，下載程序，準備一展身手。首先看了mpu6050中文資料，之后又看了那個mpu6050的測試程序，把這些看明白之后就開始寫程序了。我不是直接把程序復制過去，只是復制mpu6050的地址和初始化，IIC并沒有復制，就復制我上次寫的24C02的那個程序，想不到，這給了我血與淚的教訓，我原來是直接把IIC復制過來的，并沒有多留意。之后初始化mpu6050，寫入地址，讀出數據，下載到單片機之后，LCD上顯示000001，我感到郁悶，之后又調試，以為是顯示不對，又寫顯示，之后又下載，結果還是老樣，這樣半天就過去了。驅動沒成功，又懷疑芯片或引腳有問題，繼續調試，也沒成功。就一一對應地看了地址，又看了初始化，發現沒錯，調試還是不成功。最后干脆不接IIC總線，竟然發現了個天大的秘密，接不接IIC，LCD都顯示000001，我又用示波器測試波形，發現波形正確。在網上又查了別人的資料，在論壇上也很少有關于mpu6050的資料，也看了比別人的一些討論。很多壇友都說驅動失敗，老是顯示0. 沒辦法，一天就這樣過去了，今天早上，我又仔細看了程序，出乎我的想象，竟然是IIC的那個地址沒改，原來寫24C02的那個地址是a0，還是原封不動，把我嚇了一跳。把這些改過來之后，一切正常，能顯示加速度和陀螺儀。血與淚的教訓啊，是自己不細心造成的，忘記改地址！今天早上竟然花了不到2個鐘就調出來了，驚喜之時就寫了這個分享，希望對大家有用。
標簽： 圓點博士小四軸
上傳時間： 2015-04-14
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楊教授的計算輻射， 計算全國各地區的太陽輻射
上傳時間： 2016-05-29
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三種SMA接口pcb封裝 捕獲1.PNG (16.1 KB, 下載次數: 86) 捕獲2.PNG (17.35 KB, 下載次數: 39) 捕獲3.PNG (19.16 KB, 下載次數: 37)
上傳時間： 2017-03-06
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課件和視頻 使用Kmplayer打開視頻.md 課程介紹.png 接受捐贈鼓勵.png 收獲技能.png 課程結構.png 基本環境.png 學習目標- 適合人群.png 課前雞湯.png
上傳時間： 2017-07-30
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AMS1117-3.3是一個正向低壓降穩壓器，在1A1.2VAMS1117有兩個版本：固定輸出版本和可調版本，固定輸出電壓為1.5V、1.8V、2.5V、2.85V、3.0V、3.3V、5.0V,具有1％的精度；固定輸出電壓為１．２Ｖ的精度為２％。AMS1117內部集成過熱保護和限流電路是電池供電和便攜式計算機的最佳選擇。 附上Altuim Dsigner 14繪制的封裝。
上傳時間： 2018-03-17
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ZCORE系列NBIOT開發底板資料開源。 NBIOT開發板主要接口： Micro USB *1 3.7V電池充電電路 慶科WIFI模塊支持 貼片SIM卡支持 STM32L433全部外圍接口已拉出為2.0排針
上傳時間： 2018-04-25
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參照棧類模板的例子編寫一個隊列類模板class <T> Queue，私有成員包括：隊首指針Front，隊尾指針Tail，隊列容積max。實現：構造函數Queue，復制構造函數Queue，析構函數~Queue，入隊函數In，出隊函數Out（每次出隊，后面的元素自動前移一位），判隊列空函數empty。并分別用隊列類模板定義int和double對象，通過實例調用各個成員函數。
標簽： Queue 函數 double class Front empty 隊列 Tail 模板 Out
上傳時間： 2020-05-04
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Artificial Intelligence (AI) is a big field, and this is a big book. We have tried to explore the full breadth of the field, which encompasses logic, probability, and continuous mathematics; perception, reasoning, learning, and action; and everything from microelectronic devices to robotic planetary explorers. The book is also big because we go into some depth. The subtitle of this book is “A Modern Approach.” The intended meaning of this rather empty phrase is that we have tried to synthesize what is now known into a common frame- work, rather than trying to explain each subfield of AI in its own historical context. We apologize to those whose subfields are, as a result, less recognizable.
標簽： A-Modern-Approach Intelligence
上傳時間： 2020-06-10
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FPGA片內FIFO讀寫測試Verilog邏輯源碼Quartus工程文件+文檔說明，使用 FPGA 內部的 FIFO 以及程序對該 FIFO 的數據讀寫操作。FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz時鐘 input rst_n //復位信號，低電平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_FIFO = 2; localparam R_IDLE = 1;localparam R_FIFO = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //FIFO寫數據wire wr_en; //FIFO寫使能wire rd_en; //FIFO讀使能wire[15:0] r_data; //FIFO讀數據wire full; //FIFO滿信號 wire empty; //FIFO空信號 wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///產生FIFO寫入的數據always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //FIFO空， 開始寫FIFO next_write_state <= W_FIFO; else next_write_state <= W_IDLE; W_FIFO: if(full == 1'b1) //FIFO滿 next_write_state <= W_IDLE; else next_write_state <= W_FIFO; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_FIFO) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///產生FIFO讀的數據always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //FIFO滿, 開始讀FIFO next_read_state <= R_FIFO; else next_read_state <= R_IDLE; R_FIFO: if(empty == 1'b1)
上傳時間： 2021-12-19
上傳用戶：20125101110
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