fifo pointers in verilog gray code utilization for synchronius
標簽： utilization synchronius pointers verilog
上傳時間： 2014-11-24
上傳用戶：silenthink
用vhdl設計的一個fifo存儲器
標簽： vhdl fifo 存儲器
上傳時間： 2017-09-09
上傳用戶：stampede
異步fifo的FPGA實現,XILINX FPGA, ISE ,VHDL語言實現
標簽： FPGA XILINX fifo VHDL
上傳用戶：秦莞爾w
利用sram技術設計的一個fifo
標簽： sram fifo
上傳時間： 2013-12-17
上傳用戶：agent
16×4bit的fifo設計代碼，學習代碼，請在下載24小時后刪除。
標簽： 4bit fifo 代碼
上傳時間： 2013-12-26
上傳用戶：二驅蚊器
altera單時鐘和雙時鐘fifo IP核用戶向導，描述了該IP核各個輸入和輸出端口的含義以及使用方法和注意事項
標簽： altera fifo 時鐘 IP核 用戶
上傳時間： 2016-08-02
上傳用戶：liber
拜讀了Clifford E. Cummings大神的關于fifo的文章有感，感覺其設計的fifo算法很好，特拿出來分享
標簽： Verilog語言的fifo設計
上傳時間： 2016-08-24
上傳用戶：xiaohanhaowei
fifo先進先出原理圖解，及兩個模型的源代碼。
標簽： fifo
上傳時間： 2016-09-21
上傳用戶：zeroseawind
該文檔為基于FPGA異步fifo的研究與實現簡介文檔，是一份很不錯的參考資料，具有較高參考價值，感興趣的可以下載看看………………
標簽： fpga fifo
上傳時間： 2021-11-23
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FPGA片內fifo讀寫測試Verilog邏輯源碼Quartus工程文件+文檔說明，使用 FPGA 內部的 fifo 以及程序對該 fifo 的數據讀寫操作。FPGA型號Cyclone4E系列中的EP4CE6F17C8，Quartus版本17.1。timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module fifo_test( input clk, //50MHz時鐘 input rst_n //復位信號，低電平有效 );//-----------------------------------------------------------localparam W_IDLE = 1;localparam W_fifo = 2; localparam R_IDLE = 1;localparam R_fifo = 2; reg[2:0] write_state;reg[2:0] next_write_state;reg[2:0] read_state;reg[2:0] next_read_state;reg[15:0] w_data; //fifo寫數據wire wr_en; //fifo寫使能wire rd_en; //fifo讀使能wire[15:0] r_data; //fifo讀數據wire full; //fifo滿信號 wire empty; //fifo空信號 wire[8:0] rd_data_count; wire[8:0] wr_data_count; ///產生fifo寫入的數據always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) write_state <= W_IDLE; else write_state <= next_write_state;endalways@(*)begin case(write_state) W_IDLE: if(empty == 1'b1) //fifo空， 開始寫fifo next_write_state <= W_fifo; else next_write_state <= W_IDLE; W_fifo: if(full == 1'b1) //fifo滿 next_write_state <= W_IDLE; else next_write_state <= W_fifo; default: next_write_state <= W_IDLE; endcaseendassign wr_en = (next_write_state == W_fifo) ? 1'b1 : 1'b0; always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) w_data <= 16'd0; else if (wr_en == 1'b1) w_data <= w_data + 1'b1; else w_data <= 16'd0; end///產生fifo讀的數據always@(posedge clk or negedge rst_n)begin if(rst_n == 1'b0) read_state <= R_IDLE; else read_state <= next_read_state;endalways@(*)begin case(read_state) R_IDLE: if(full == 1'b1) //fifo滿, 開始讀fifo next_read_state <= R_fifo; else next_read_state <= R_IDLE; R_fifo: if(empty == 1'b1)
標簽： fpga fifo verilog quartus
上傳時間： 2021-12-19
上傳用戶：20125101110
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