基于FPGA的分頻器,可以根據(jù)更改參數(shù),實(shí)現(xiàn)不同倍數(shù)的分頻.
標(biāo)簽： FPGA 分頻器
上傳時(shí)間： 2013-08-15
上傳用戶：llwap
verilog編寫基于fpga的鑒相器模塊
標(biāo)簽： verilog fpga 編寫 模塊
上傳時(shí)間： 2013-08-19
上傳用戶：18752787361
基于FPGA的SD轉(zhuǎn)換器的設(shè)計(jì)與實(shí)現(xiàn)，已經(jīng)在實(shí)際項(xiàng)目中測(cè)試過(guò)，完全OK！
標(biāo)簽： FPGA SD轉(zhuǎn)換器
上傳時(shí)間： 2013-08-23
上傳用戶：box2000
介紹了MSK信號(hào)的優(yōu)點(diǎn)，并分析了其實(shí)現(xiàn)原理，提出一種MSK高性能數(shù)字調(diào)制器的FPGA實(shí)現(xiàn)方案；采用自頂向下的設(shè)計(jì)思想，將系統(tǒng)分成串/并變換器、差分編碼器、數(shù)控振蕩器、移相器、乘法電路和加法電路等6大模塊，重點(diǎn)論述了串/并變換、差分編碼、數(shù)控振蕩器的實(shí)現(xiàn)，用原理圖輸入、VHDL語(yǔ)言設(shè)計(jì)相結(jié)合的多種設(shè)計(jì)方法，分別實(shí)現(xiàn)了各模塊的具體設(shè)計(jì)，并給出了其在QuartusII環(huán)境下的仿真結(jié)果。結(jié)果表明，基于FPGA的MSK調(diào)制器，設(shè)計(jì)簡(jiǎn)單，便于修改和調(diào)試，性能穩(wěn)定。
標(biāo)簽： FPGA MSK 制器設(shè)計(jì)
上傳時(shí)間： 2013-11-23
上傳用戶：dvfeng
基于FPGA的分頻器設(shè)計(jì),已經(jīng)通過(guò)了仿真(VHDL語(yǔ)言編寫)
標(biāo)簽： FPGA VHDL 分頻器 仿真
上傳時(shí)間： 2013-12-14
上傳用戶：haoxiyizhong
基于CPLD／FPGA的出租車計(jì)費(fèi)器
標(biāo)簽： CPLD FPGA 出租車計(jì)費(fèi)器
上傳時(shí)間： 2016-03-09
上傳用戶：hakim
上傳時(shí)間： 2016-04-30
上傳用戶：stewart·
電話計(jì)費(fèi)器的verilog實(shí)現(xiàn)?；趂pga的電話計(jì)費(fèi)器實(shí)現(xiàn)。完成撥打電話自動(dòng)計(jì)費(fèi)的功能
標(biāo)簽： verilog fpga 電話計(jì)費(fèi)器 電話
上傳時(shí)間： 2016-05-10
上傳用戶：cc1015285075
上傳時(shí)間： 2016-08-09
上傳用戶：jackgao
標(biāo)簽： FPGA 分頻器 分頻 參數(shù)
上傳時(shí)間： 2014-11-18
上傳用戶：songnanhua
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