This is UART Receiver interface C code Tested on Sparton 3 xilinx FPGA.
標簽： interface Receiver Sparton Tested
上傳時間： 2017-07-24
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This is UART Transmitter interface C code Tested on Sparton 3 xilinx FPGA.
標簽： Transmitter interface Sparton Tested
上傳時間： 2014-01-25
上傳用戶：zxc23456789
基于FPGA CPLD設(shè)計與實現(xiàn)UART,一聽名字就知道，不用再說了吧，
標簽： FPGA CPLD UART
上傳時間： 2014-08-09
上傳用戶：czl10052678
FPGA實現(xiàn)接收UART數(shù)據(jù)，并將接收的數(shù)據(jù)發(fā)出去
標簽： fpga uart
上傳時間： 2015-05-21
上傳用戶：947000692ying
NIOS ii 應(yīng)用實驗UART接口測試cycloen4e FPGA源碼 fpga quartu工程文件, Quartus軟件版本11.0, FPGA型號為CYCLONE4E系列中的EP4CE6E22C8,可以做為你的學習設(shè)計參考。
標簽： uart 接口 cycloen4e fpga
上傳時間： 2021-10-21
上傳用戶：shjgzh
該文檔為基于FPGA的UART設(shè)計的Verilog實現(xiàn)程序的簡介資料，講解的還不錯，感興趣的可以下載看看…………………………
標簽： fpga uart verilog
上傳時間： 2021-10-23
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該文檔為基于FPGA的UART設(shè)計的Verilog實現(xiàn)程序簡介文檔，是一份很不錯的參考資料，具有較高參考價值，感興趣的可以下載看看………………
上傳時間： 2021-11-27
上傳用戶：默默
該文檔為基于FPGA的UART設(shè)計實現(xiàn)及其驗證方法講解文檔，是一份很不錯的參考資料，具有較高參考價值，感興趣的可以下載看看………………
上傳時間： 2021-12-10
上傳用戶：jiabin
該文檔為基于FPGA的UART設(shè)計與實現(xiàn)講解文檔，是一份很不錯的參考資料，具有較高參考價值，感興趣的可以下載看看………………
上傳時間： 2022-01-31
上傳用戶：zhaiyawei
本論文在詳細研究MIL-STD-1553B數(shù)據(jù)總線協(xié)議以及參考國外芯片設(shè)計的基礎(chǔ)上，結(jié)合目前新興的EDA技術(shù)和大規(guī)模可編程技術(shù)，提出了一種全新的基于FPGA的1553B總線接口芯片的設(shè)計方法。 從專用芯片實現(xiàn)的具體功能出發(fā)，結(jié)合自頂向下的設(shè)計思想，給出了總線接口的總體設(shè)計方案，考慮到電路的具體實現(xiàn)對結(jié)構(gòu)進行模塊細化。在介紹模擬收發(fā)器模塊的電路設(shè)計后，重點介紹了基于FPGA的BC、RT、MT三種類型終端設(shè)計，最終通過工作方式選擇信號以及其他控制信號將此三種終端結(jié)合起來以達到通用接口的功能。同時給出其設(shè)計邏輯框圖、算法流程圖、引腳說明以及部分模塊的仿真結(jié)果。為了資源的合理利用，對其中相當部分模塊進行復(fù)用。在設(shè)計過程中采用自頂向下、碼型轉(zhuǎn)換中的全數(shù)字鎖相環(huán)、通用異步收發(fā)器UART等關(guān)鍵技術(shù)。本設(shè)計使用VHDL描述，在此基礎(chǔ)之上采用專門的綜合軟件對設(shè)計進行了綜合優(yōu)化，在FPGA芯片EP1K100上得以實現(xiàn)。通過驗證證明該設(shè)計能夠完成BC/RT/MT三種模式的工作，能處理多種消息格式的傳輸，并具有較強的檢錯能力。 最后設(shè)計了總線接口芯片測試系統(tǒng)，選擇TMS320LF2407作為主處理器，測試主要包括主處理器的自發(fā)自收驗證，加入RS232串口調(diào)試過程提高測試數(shù)據(jù)的直觀性。驗證的結(jié)果表明本文提出的設(shè)計方案是合理的。
標簽： 1553B FPGA 總線接口
上傳時間： 2013-06-04
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