<button id="wyqoi"></button> 通過(guò)對(duì)LCD1602/LCD12864顯示模塊控制時(shí)序和指令集的對(duì)比分析，利用Verilog HDL描述語(yǔ)言完成了多功能LCD顯示控制模塊的IP核設(shè)計(jì)．所設(shè)計(jì)的LCD顯示控制器具有很好的可移植性，只需通過(guò)端口的使能參數(shù)配置便可以驅(qū)動(dòng)LCD1602/LCD12864模塊實(shí)現(xiàn)字符或圖形的實(shí)時(shí)顯示，并且該多功能LCD控制器的可行性也在Cyclone II系列的EP2C5T144C8 FPGA芯片上得到了很好的驗(yàn)證．
上傳時(shí)間： 2014-06-23
上傳用戶：hasan2015
手把手教你學(xué)CPLD/FPGA與單片機(jī)聯(lián)合設(shè)計(jì)（前3章） 作者：周興華；出版社： 北京航空航天大學(xué)出版社 內(nèi)容簡(jiǎn)介：本書以實(shí)踐（實(shí)驗(yàn)）為主線，以生動(dòng)短小的實(shí)例為靈魂，穿插介紹了Verilog HDL語(yǔ)言的語(yǔ)法及Altera公司的EPM7128S（或Atmel公司的ATFl508A5）設(shè)計(jì)開發(fā)編程。理論與實(shí)踐緊密結(jié)合，由淺入深、循序漸進(jìn)地引導(dǎo)讀者進(jìn)行學(xué)習(xí)、實(shí)驗(yàn)，這樣讀者學(xué)得進(jìn)、記得牢，不會(huì)產(chǎn)生畏難情緒，無(wú)形之中就掌握了 CPLD／FPGA的聯(lián)合設(shè)計(jì)。
標(biāo)簽： CPLD FPGA 手把手 單片機(jī)
上傳時(shí)間： 2013-10-20
上傳用戶：xjz632
基于Altera公司FPGA芯片EP2C8Q208，嵌入MC8051 IP Core，用C語(yǔ)言對(duì)MC8051 IP Core進(jìn)行編程，以其作為控制核心，實(shí)現(xiàn)系統(tǒng)控制。在FPGA芯片中，利用Verilog HDL語(yǔ)言進(jìn)行編程，設(shè)計(jì)了以MC8051 IP Core為核心的控制模塊、計(jì)數(shù)模塊、鎖存模塊和LCD顯示模塊等幾部分，實(shí)現(xiàn)了頻率的自動(dòng)測(cè)量，測(cè)量范圍為0.1Hz~50MHz，測(cè)量誤差0.01%。并實(shí)現(xiàn)測(cè)頻率、周期、占空比等功能。
上傳時(shí)間： 2013-10-14
上傳用戶：1214209695
提出一種基于FPGA的實(shí)時(shí)視頻信號(hào)處理平臺(tái)的設(shè)計(jì)方法，該系統(tǒng)接收低幀率數(shù)字YCbCr 視頻信號(hào)，對(duì)接收的視頻信號(hào)進(jìn)行格式和彩色空間轉(zhuǎn)換、像素和，利用片外SDRAM存儲(chǔ)器作為幀緩存且通過(guò)時(shí)序控制器進(jìn)行幀率提高，最后通過(guò)VGA控制模塊對(duì)圖像信號(hào)進(jìn)行像素放大并在VGA顯示器上實(shí)時(shí)顯示。整個(gè)設(shè)計(jì)使用Verilog HDL語(yǔ)言實(shí)現(xiàn)，采用Altera公司的EP2S60F1020C3N芯片作為核心器件并對(duì)功能進(jìn)行了驗(yàn)證。
標(biāo)簽： FPGA 實(shí)時(shí)視頻 信號(hào)處理平臺(tái)
上傳時(shí)間： 2013-11-10
上傳用戶：sjb555
ETL-002 FPGA開發(fā)板是以Altera公司的最新系列Cyclone III中的3C10為主芯片，并提供了極為豐富的芯片外圍接口資源以及下載線，數(shù)據(jù)線以及資料光盤等。除了這些硬件外，我們還提供了十多個(gè)接口實(shí)驗(yàn)，并公開了電路原理圖和實(shí)驗(yàn)的Verilog源代碼，以便于大家對(duì)照學(xué)習(xí)，并可以在該開發(fā)板上進(jìn)行二次開發(fā)。
標(biāo)簽： Cyclone Altera FPGA ETL
上傳時(shí)間： 2013-10-29
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專用集成電路( ASIC )的出現(xiàn) ASIC的提出和發(fā)展說(shuō)明集成電路進(jìn)入了一個(gè)新階段。 通用的、標(biāo)準(zhǔn)的集成電路已不能完全適應(yīng)電子系統(tǒng)的急劇變化和更新?lián)Q代。各個(gè)電子系統(tǒng)廠家都希望生產(chǎn)出具有自己特色的合格產(chǎn)品，只有ASIC產(chǎn)品才能達(dá)到這種要求。這也就是自80年代中期以來(lái)，ASIC得到廣泛重視的根本原因。 ASIC電路的蓬勃發(fā)展推動(dòng)著設(shè)計(jì)方法和設(shè)計(jì)工具的完善，同時(shí)也促進(jìn)著系統(tǒng)設(shè)計(jì)人員與芯片設(shè)計(jì)人員的結(jié)合和相互滲透。 FPGA的發(fā)展：IC-〉A(chǔ)SIC-〉FPGA FPGA分類、結(jié)構(gòu)、設(shè)計(jì)流程，F(xiàn)PGA設(shè)計(jì)工具： VHDL Verilog VHDL的仿真 VHDL的綜合 FPGA實(shí)現(xiàn)過(guò)程 FPGA實(shí)現(xiàn)高性能DSP FPGA嵌入式系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-11-06
上傳用戶：lanjisu111
設(shè)計(jì)了一種基于FPGA純硬件方式實(shí)現(xiàn)方向?yàn)V波的指紋圖像增強(qiáng)算法。設(shè)計(jì)采用寄存器傳輸級(jí)（RTL）硬件描述語(yǔ)言（Verilog HDL），利用時(shí)分復(fù)用和流水線處理等技術(shù)，完成了方向?yàn)V波指紋圖像增強(qiáng)算法在FPGA上的實(shí)現(xiàn)。整個(gè)系統(tǒng)通過(guò)了Modelsim的仿真驗(yàn)證并在Terasic公司的DE2平臺(tái)上完成了硬件測(cè)試。設(shè)計(jì)共消耗了3716個(gè)邏輯單元，最高處理速度可達(dá)92.93MHz。以50MHz頻率工作時(shí)，可在0.5s以內(nèi)完成一幅256&amp;#215;256指紋圖像的增強(qiáng)處理。
標(biāo)簽： FPGA 方向 指紋 圖像增強(qiáng)算法
上傳時(shí)間： 2013-10-12
上傳用戶：攏共湖塘
數(shù)字三相鎖相環(huán)中含有大量乘法運(yùn)算和三角函數(shù)運(yùn)算，占用大量的硬件邏輯資源。為此，提出一種數(shù)字三相鎖相環(huán)的優(yōu)化實(shí)現(xiàn)方案，利用乘法模塊復(fù)用和CORDIC算法實(shí)現(xiàn)三角函數(shù)運(yùn)算，并用Verilog HDL硬件描述語(yǔ)言對(duì)優(yōu)化前后的算法進(jìn)行了編碼實(shí)現(xiàn)。仿真和實(shí)驗(yàn)結(jié)果表明，優(yōu)化后的數(shù)字三相鎖相環(huán)大大節(jié)省了FPGA的資源，并能快速、準(zhǔn)確地鎖定相位，具有良好的性能。
標(biāo)簽： FPGA 數(shù)字 三相 優(yōu)化設(shè)計(jì)
上傳時(shí)間： 2013-11-15
上傳用戶：yjj631
51的VERILOG代碼！適用于Xilinx的FPGA
標(biāo)簽： VERILOG Xilinx FPGA 代碼
上傳時(shí)間： 2015-02-04
上傳用戶：lijianyu172
能綜合的YCrCb2RGB模塊（verilog)_采用3級(jí)流水線,用fpga做小數(shù)運(yùn)算，還有就是流水線技術(shù)
標(biāo)簽： YCrCb2RGB verilog fpga 模塊
上傳時(shí)間： 2013-12-06
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