用verilog寫(xiě)的4*4小鍵盤(pán)按鍵檢測(cè)程序。本工程已經(jīng)編譯好?？梢灾苯釉贏tera DE1 Fpga開(kāi)發(fā)板上運(yùn)行
標(biāo)簽： verilog Atera Fpga DE1
上傳時(shí)間： 2016-09-17
上傳用戶(hù)：fnhhs
離散余弦變換及反離散余弦變換的HDL代碼及測(cè)試文件。包括VHDL及Verilog版本?？捎猛綣PEG及MEPG壓縮算法。
標(biāo)簽： Verilog VHDL JPEG MEPG
上傳時(shí)間： 2013-11-25
上傳用戶(hù)：ynwbosss
用于FPGA的huffman算法的HDL編碼，包括VHDL及Verilog代碼?？捎糜贘PEG及MPEG壓縮算法。
標(biāo)簽： huffman FPGA HDL 算法
上傳時(shí)間： 2016-09-19
上傳用戶(hù)：zsjinju
用于FPGA的量化算法的HDL編碼，包括VHDL及Verilog代碼?？捎糜贘PEG及MPEG壓縮算法。
標(biāo)簽： FPGA HDL 量化算法 編碼
上傳時(shí)間： 2013-12-25
上傳用戶(hù)：liansi
用于FPGA的反量化算法的HDL編碼，包括VHDL及Verilog代碼。可用于JPEG及MPEG壓縮算法。
上傳用戶(hù)：kikye
用于FPGA的變長(zhǎng)編碼算法的HDL編碼，包括VHDL及Verilog代碼。可用于JPEG及MPEG壓縮算法。
標(biāo)簽： FPGA HDL 編碼算法 編碼
上傳時(shí)間： 2013-12-06
上傳用戶(hù)：陽(yáng)光少年2016
用于FPGA的Z變化算法的HDL編碼，包括VHDL及Verilog代碼?？捎糜贘PEG及MPEG壓縮算法。
標(biāo)簽： FPGA HDL 變化 算法
上傳用戶(hù)：王楚楚
用FPGA verilog hdl實(shí)現(xiàn)千兆以太網(wǎng)MAC。
標(biāo)簽： verilog FPGA hdl MAC
上傳時(shí)間： 2014-01-12
上傳用戶(hù)：yuanyuan123
sender的verilog 利用fpga實(shí)現(xiàn)
標(biāo)簽： verilog sender fpga
上傳時(shí)間： 2013-12-13
上傳用戶(hù)：一諾88
Verilog實(shí)現(xiàn) spi接口的FPGA實(shí)現(xiàn) 通過(guò)仿真，修改后即可應(yīng)用
標(biāo)簽： Verilog FPGA spi 接口
上傳時(shí)間： 2016-10-01
上傳用戶(hù)：shus521
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