FPGA與PC串口通信的Verilog hdl 程序
標(biāo)簽： Verilog FPGA hdl PC串口
上傳時(shí)間： 2016-11-16
上傳用戶：whenfly
有實(shí)驗(yàn)結(jié)果,用MOSIN6編寫的,是Verilog hdl語言實(shí)現(xiàn)的. 練習(xí)三 利用條件語句實(shí)現(xiàn)計(jì)數(shù)分頻時(shí)序電路 實(shí)驗(yàn)?zāi)康模? 1. 掌握條件語句在簡單時(shí)序模塊設(shè)計(jì)中的使用； 2. 學(xué)習(xí)在Verilog模塊中應(yīng)用計(jì)數(shù)器； 3. 學(xué)習(xí)測試模塊的編寫、綜合和不同層次的仿真。 練習(xí)四 阻塞賦值與非阻塞賦值的區(qū)別 實(shí)驗(yàn)?zāi)康模? 1． 通過實(shí)驗(yàn)，掌握阻塞賦值與非阻塞賦值的概念和區(qū)別； 2． 了解阻塞賦值與非阻塞賦值的不同使用場合； 3． 學(xué)習(xí)測試模塊的編寫、綜合和不同層次的仿真。
標(biāo)簽： Verilog MOSIN6 hdl Ver
上傳時(shí)間： 2016-11-19
上傳用戶：mhp0114
用Verilog hdl編寫的VGA顯示驅(qū)動(dòng)程序
標(biāo)簽： Verilog hdl VGA 編寫
上傳時(shí)間： 2013-12-09
上傳用戶：banyou
精通verilog hdl語言編程源碼之1--常用加法器設(shè)計(jì)
標(biāo)簽： verilog hdl 語言編程 源碼
上傳時(shí)間： 2014-12-03
上傳用戶：hopy
精通verilog hdl語言編程源碼之2--常用乘法器設(shè)計(jì)
上傳時(shí)間： 2014-11-28
上傳用戶：趙云興
精通verilog hdl語言編程源碼之3--伽羅華域乘法器設(shè)計(jì)
上傳時(shí)間： 2013-12-18
上傳用戶：youke111
精通verilog hdl語言編程源碼之4--常用除法器設(shè)計(jì)
上傳時(shí)間： 2013-12-24
上傳用戶：hanli8870
精通verilog hdl語言編程源碼之5--CIC積分梳狀濾波器設(shè)計(jì)
標(biāo)簽： verilog hdl CIC 語言編程
上傳時(shí)間： 2016-11-22
上傳用戶：520
精通verilog hdl語言編程源碼之6--CORDIC數(shù)字計(jì)算機(jī)的設(shè)計(jì)
標(biāo)簽： verilog CORDIC hdl 語言編程
上傳用戶：稀世之寶039
精通verilog hdl語言編程源碼之7——偽隨機(jī)序列應(yīng)用設(shè)計(jì)
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