兼容win7，安裝時用管理員權限安裝即可。另外，2009速度進一步加快，用起來非常順手，還有一個細節，hspice2009中，avanwave不再是默認看圖工具，而改成waveview，即sx。所以如果想要用avanwave看圖，需要從安裝程序中調入，或者將cosmos的路徑填入avanwave的路徑即可關聯。
標簽： hspice 20100
上傳時間： 2013-08-03
上傳用戶：pkkkkp
現場可編程門陣列(FPGA)是一種可實現多層次邏輯器件?；赟RAM的FPGA結構由邏輯單元陣列來實現所需要的邏輯函數。FPGA中，互連線資源是預先定制的，這些資源是由各種長度的可分割金屬線，緩沖器和．MOS管實現的，所以相對于ASIC中互連線所占用的面積更大。為了節省芯片面積，一般都采用單個MOS晶體管來連接邏輯資源。MOS晶體管的導通電阻可以達到千歐量級，可分割金屬線段的電阻相對于MOS管來說是可以忽略的，然而它和地之間的電容達到了0.1pf[1]。為了評估FPGA的性能，用hspice仿真模型雖可以獲得非常精確的結果，但是基于此模型需要花費太多的時間。這在基于時序驅動的工藝映射和布局布線以及靜態時序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關盒都是由MOS管組成的。FPGA中的時延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對于MOS管的建模對FPGA時延估算有很大的影響意義。對于MOS管，Muhammad[15]采用導通電阻來代替MOS管，然后用。Elmore[3]時延和Rubinstein[4]時延模型估算互連時延。Elmore時延用電路的一階矩來近似信號到達最大值50％時的時延，而Rubinstein也是通過計算電路的一階矩估算時延的上下邊界來估算電路的時延，然而他們都是用來計算RC互連時延。傳輸管是非線性器件，所以沒有一個固定的電阻，這就造成了Elmore時延和Rubinstein時延模型的過于近似的估算，對整體評估FPGA的性能帶來負面因素。 本論文提出快速而精確的現場可編程門陣列FPGA中的互連資源MOS傳輸管時延模型。首先從階躍信號推導出適合50％時延的等效電阻模型，然后在斜坡輸入的時候，給出斜坡輸入時的時延模型，并且給出等效電容的計算方法。結果驗證了我們精確的時延模型在時間上的開銷少的性能。 在島型FPGA中，單個傳輸管能夠被用來作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨作為輸入或者輸出管腳，以致于它們不是一個線網的起點就是線網的終點。而這恰恰忽略了管腳實際在物理上可以作為互連線來使用的情況(VPR認為dogleg現象本身對性能提高不多)。本論文通過對dogleg現象進行了探索，并驗證了在使用SUBSET開關盒的情況下，dogleg能提高FPGA的布通率。
標簽： FPGA 布線 法的研究
上傳時間： 2013-07-24
上傳用戶：yezhihao
針對傳統第二代電流傳輸器（CCII）電壓跟隨不理想的問題，提出了新型第二代電流傳輸器（CCCII）并通過采用新型第二代電流傳輸器（CCCII）構成二階電流模式帶通濾波器，此濾波器只需使用2個電流傳輸器和2個電容即可完成設計。設計結構簡單，其中心頻率可由電流傳輸器的偏置電流控制。利用hspice軟件仿真分析并驗證了理論設計的準確性和可行性。
標簽： CCCII 電流模式 二階 帶通濾波器設計
上傳時間： 2013-11-15
上傳用戶：jqy_china
介紹了一種基于低壓、寬帶、軌對軌、自偏置CMOS第二代電流傳輸器（CCII）的電流模式積分器電路，能廣泛應用于無線通訊、射頻等高頻模擬電路中。通過采用0.18 μm工藝參數，進行hspice仿真，結果表明：電流傳輸器電壓跟隨的線性范圍為-1.04～1.15 V，電流跟隨的線性范圍為-9.02～6.66 mA，iX/iZ的-3 dB帶寬為1.6 GHz。輸出信號的幅度以20dB/decade的斜率下降，相位在低于3 MHz的頻段上保持在90°。
標簽： 電流傳輸器 積分器
上傳時間： 2014-06-20
上傳用戶：lvchengogo
介紹了廣泛應用于各種電流模式電路的第二代電流控制電流傳輸器原件的跨導線性環特性和端口特性，以及其基本組成共源共柵電流鏡，并提出了基于共源共柵電流鏡的新型COMS電流傳輸器。在此基礎上，設計了基于電流控制電流傳輸器的電流模式積分電路，并利用hspice軟件進行輸入為正弦波和方波時的輸出波形的仿真驗證。
標簽： CCCII 電流模式 積分電路
上傳時間： 2013-10-22
上傳用戶：wtrl
為了提高數字集成電路芯片的驅動能力，采用優化比例因子的等比緩沖器鏈方法，通過hspice軟件仿真和版圖設計測試，提出了一種基于CSMC 2P2M 0.6 μm CMOS工藝的輸出緩沖電路設計方案。本文完成了系統的電原理圖設計和版圖設計，整體電路采用hspice和CSMC 2P2M 的0.6 μm CMOS工藝的工藝庫（06mixddct02v24）仿真，基于CSMC 2P2M 0.6 μm CMOS工藝完成版圖設計，并在一款多功能數字芯片上使用，版圖面積為1 mm×1 mm，并參與MPW（多項目晶圓）計劃流片，流片測試結果表明，在輸出負載很大時，本設計能提供足夠的驅動電流，同時延遲時間短、并占用版圖面積小。
標簽： CMOS 工藝 多功能 數字芯片
上傳時間： 2013-10-09
上傳用戶：小鵬
采用電流模脈寬調制控制方案的電池充電芯片設計,鋸齒波信號的線性度較好,當負載電路減小時,自動進入Burst Mode狀態提高系統的效率。整個電路基于1.0 μm 40 V CMOS工藝設計,通過hspice完成了整體電路前仿真驗證和后仿真,仿真結果表明,振蕩電路的性能較好,可廣泛應用在PWM等各種電子電路中。
標簽： AC_DC CMOS 綠色模式 控制器
上傳時間： 2014-12-23
上傳用戶：kangqiaoyibie
針對于目前CMOS電流控制電流傳輸器（CCCII）中普遍存在的溫度依賴性問題，提出一個新的溫度補償技術。這種技術主要使用電流偏置電路和分流電路為CCCII產生偏置電流，其中偏置電路中的電流和μC'OX成正比?；?.5μm CMOS工藝參數，運用hspice仿真軟件，對提出的電路進行仿真，仿真結果驗證了電路的正確性。
標簽： 電流控制 電流傳輸器 溫度 補償技術
上傳時間： 2013-10-13
上傳用戶：歸海惜雪
摘要：采用共源共柵運算放大器作為驅動，設計了一種高電源抑制比和低溫度系數的帶隙基準電壓源電路，并在TSMC0.18Um CMOS工藝下，采用hspice進行了仿真.仿真結果表明：在-25耀115益溫度范圍內電路的溫漂系數為9.69伊10-6/益，電源抑制比達到-100dB，電源電壓在2.5耀4.5V之間時輸出電壓Vref的擺動為0.2mV，是一種有效的基準電壓實現方法.關鍵詞：帶隙基準電壓源；電源抑制比；溫度系數
標簽： 高電源抑制 帶隙基準 電壓源
上傳時間： 2013-11-19
上傳用戶：王成林。
研究所設計的晶振電路設計文檔，文檔包含hspice源碼
標簽： 研究所 晶振 文檔 電路設計
上傳時間： 2013-12-04
上傳用戶：wang5829
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