針對(duì)高頻感應(yīng)加熱電源中用傳統(tǒng)的模擬鎖相環(huán)跟蹤頻率所存在的問題,提出一種非常適合于高頻感應(yīng)加熱的 新型的數(shù)字鎖相環(huán)。使用FPGA 內(nèi)底層嵌入功能單元中的數(shù)字鎖相環(huán)74HCT297 ,并添加少量的數(shù)字電路來實(shí)現(xiàn)。最后利 用仿真波形驗(yàn)證該設(shè)計(jì)的合理性和有效性。整個(gè)設(shè)計(jì)負(fù)載范圍寬、鎖相時(shí)間短,現(xiàn)已成功應(yīng)用于100 kHz/ 30 kW 的感應(yīng)加 熱電源中。
標(biāo)簽： FPGA 297 HCT 高頻感應(yīng)
上傳時(shí)間： 2014-01-11
上傳用戶：AbuGe
采用離散小波變換方法(Mallat算法)，實(shí)現(xiàn)對(duì)語音信號(hào)的雙通道子帶壓縮編碼。將語音信號(hào)中，C125Hz的低頻區(qū)信號(hào)完全保留，在125Hz飛kHz頻段的語音信號(hào)用小波分解逐級(jí)進(jìn)行較為精確的量化并進(jìn)行濾波，而將高頻部分采用游程編，進(jìn)而達(dá)到在保證語音信號(hào)原有特性的前提下大幅度的壓縮語音信號(hào)的傳輸數(shù)據(jù)量
上傳時(shí)間： 2013-12-04
上傳用戶：csgcd001
：頻率計(jì)。具有4位顯示，能自動(dòng)根據(jù)7位十進(jìn)制計(jì)數(shù)的結(jié)果，自動(dòng)選擇有效數(shù)據(jù)的 --高4位進(jìn)行動(dòng)態(tài)顯示。小數(shù)點(diǎn)表示是千位，即kHz。
標(biāo)簽： 頻率計(jì)
上傳時(shí)間： 2013-12-14
上傳用戶：561596
數(shù)字頻率計(jì)VHDL程序 --文件名：plj.vhd。 --功能：頻率計(jì)。具有4位顯示，能自動(dòng)根據(jù)7位十進(jìn)制計(jì)數(shù)的結(jié)果，自動(dòng)選擇有效數(shù)據(jù)的 --高4位進(jìn)行動(dòng)態(tài)顯示。小數(shù)點(diǎn)表示是千位，即kHz。
標(biāo)簽： VHDL plj vhd 數(shù)字頻率計(jì)
上傳時(shí)間： 2013-12-23
上傳用戶：Altman
數(shù)字頻率計(jì)VHDL程序與仿真 文件名：plj.vhd。 --功能：頻率計(jì)。具有4位顯示，能自動(dòng)根據(jù)7位十進(jìn)制計(jì)數(shù)的結(jié)果，自動(dòng)選擇有效數(shù)據(jù)的 --高4位進(jìn)行動(dòng)態(tài)顯示。小數(shù)點(diǎn)表示是千位，即kHz。
標(biāo)簽： VHDL plj vhd 數(shù)字頻率計(jì)
上傳時(shí)間： 2016-11-20
上傳用戶：lunshaomo
智能頻率計(jì) 1. 頻率測(cè)量范圍為1Hz~1MHz 2. 當(dāng)頻率在1kHz以下時(shí)采用測(cè)周方法 其它情 況采用測(cè)頻方法.二者之間自動(dòng)轉(zhuǎn)換 3. 測(cè)量結(jié)果顯示在數(shù)碼管上,單位可以是Hz（Ｈ）、 kHz（ＡＨ）或MHz（ＢＨ）。 ４. 測(cè)量過程不顯示數(shù)據(jù)，待測(cè)量結(jié)果結(jié)束后，直接顯示結(jié)果。
上傳時(shí)間： 2013-12-29
上傳用戶：LouieWu
本例展示了如何設(shè)置TIM工作在輸出比較-非主動(dòng)模式（Output Compare Inactive mode），并產(chǎn)生相應(yīng)的中斷。 TIM2時(shí)鐘設(shè)置為36MHz，預(yù)分頻設(shè)置為35999，TIM2計(jì)數(shù)器時(shí)鐘可表達(dá)為： TIM2 counter clock = TIMxCLK / (Prescaler +1) = 1 kHz 設(shè)置TIM2_CCR1寄存器值為1000， CCR1寄存器值1000除以TIM2計(jì)數(shù)器時(shí)鐘頻率1kHz，為1000毫秒。因此，經(jīng)過1000毫秒的時(shí)延，置PC.06輸出為低電平。 同理，根據(jù)寄存器TIM2_CCR2 、TIM2_CCR3和 TIM2_CCR4的值，經(jīng)過500毫秒的時(shí)延，置PC.07輸出為低電平；經(jīng)過250毫秒的時(shí)延，置PC.08輸出為低電平；經(jīng)過125毫秒的時(shí)延，置PC.09輸出為低電平。 輸出比較寄存器的值決定時(shí)延的大小，當(dāng)計(jì)數(shù)器的值小于這個(gè)值的時(shí)候，點(diǎn)亮與PC.06-PC.09相連的LED；當(dāng)計(jì)數(shù)器的值達(dá)到這個(gè)值得時(shí)候，產(chǎn)生中斷，在TIM2的4個(gè)通道相應(yīng)的中斷里，把它們一一關(guān)閉。
標(biāo)簽： Inactive Compare Output mode
上傳時(shí)間： 2013-12-20
上傳用戶：ghostparker
There are _NO_ standard sample rate for the samples used in modules. But most often the samples are done on the rate called C-3 (which is about 16574 Hz if you have a PAL machine). Sometimes drums are sampled at A-3 (around 28 kHz), and some sounds are at ~8 kHz or anything else to save space.
標(biāo)簽： samples are the standard
上傳時(shí)間： 2017-04-14
上傳用戶：稀世之寶039
This experiment uses the Blackfi n BF533/BF537 EZ-KIT to run a simple FIR fi lter on stereo channels at a sampling frequency of 48 kHz. The CYCLE register is embedded in the main program ( process_data.c) to benchmark the time needed to process two FIR fi lters. A background telemetry channel (BTC) is set up to display the cycle count.
標(biāo)簽： experiment Blackfi EZ-KIT channe
上傳時(shí)間： 2013-12-27
上傳用戶：baiom
The FPGA can realize a more optimized Digital controller in DC/DC Converters when compare to DSPs. In this paper, based on the FPGA platform, The theoretical analysis, characteristics, simulation and design consideration are given. The methods to implement the digital DC/DC Converters have been researched. The function module, state machine of digital DC/DC controller and high resolution DPWM with Sigma- Delta dither has been introduced. They are verified by experiments on a 20 W, 300 kHz non-isolated synchronous buck converters.
標(biāo)簽： Converters controller optimized Digital
上傳時(shí)間： 2013-12-31
上傳用戶：tzl1975
蟲蟲下載站版權(quán)所有 京ICP備2021023401號(hào)-1
