FPGA正在掀起一場數(shù)字信號(hào)處理的變革。本書旨在講解前端數(shù)字信號(hào)處理算法的高效實(shí)現(xiàn)。首先概述了當(dāng)前的FPGA技術(shù)、器件以及用于設(shè)計(jì)最先進(jìn)DSP系統(tǒng)的工具。第1章的案例研究是40多個(gè)設(shè)計(jì)示例的基礎(chǔ)。隨后幾章闡述了計(jì)算機(jī)算法的概念、理論、FIR和IIR濾波器的實(shí)現(xiàn)、多抽樣率數(shù)字信號(hào)系統(tǒng)、DFT和FFT算法、未來很可能實(shí)現(xiàn)的高級(jí)算法以及自適應(yīng)濾波器等。每一章都包含練習(xí)。附錄中給出了Verilog源代碼和術(shù)語。◆ 超過10個(gè)使用VHDL和Verilog設(shè)計(jì)的新的系統(tǒng)級(jí)案例研究◆ 新增一章專門介紹圖像和視頻處理◆ 更新后的Altera Quartus和全新的modelSim仿真工具◆ Xilinx Atlys板卡和ISIM仿真支持◆ 有符號(hào)定點(diǎn)數(shù)和浮點(diǎn)數(shù)IEEE庫示例◆ 概述并行全通IIR濾波器設(shè)計(jì)◆ CA和PCA系統(tǒng)級(jí)設(shè)計(jì)◆ MP3和ADPCM的語音和音頻編碼"本版新增了總計(jì)150多頁內(nèi)容，包括11個(gè)全新的系統(tǒng)設(shè)計(jì)理念，其中一些有超過100個(gè)嵌入式乘法器的需求
標(biāo)簽： 數(shù)字信號(hào)處理 fpga
上傳時(shí)間： 2022-06-13
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微弱信號(hào)檢測的目的是從噪聲中提取有用信號(hào)，或用一些新技術(shù)和新方法來提高檢測系統(tǒng)輸出信號(hào)的信噪比。本文簡要分析了常用的微弱信號(hào)檢測理論，對(duì)小波變換的微弱信號(hào)檢測原理進(jìn)行了進(jìn)一步的分析。然后提出了微弱信號(hào)檢測系統(tǒng)的軟硬件設(shè)計(jì)，在闡述了系統(tǒng)的整體設(shè)計(jì)的基礎(chǔ)上，對(duì)電路所選芯片的結(jié)構(gòu)和性能進(jìn)行了簡單的介紹，選用了具有14位分辨率的4路并行A/D轉(zhuǎn)換器AD7865作為模數(shù)轉(zhuǎn)換器，且選用Xilinx公司的Spartan-3系列FPGA邏輯器件作為控制器，控制整個(gè)系統(tǒng)的各功能模塊。同時(shí)，利用FPGA設(shè)計(jì)了先入先出存儲(chǔ)器，充分利用系統(tǒng)資源，降低了外圍電路的復(fù)雜度，為電路調(diào)試及制板帶來了極大的方便，且提升了系統(tǒng)的采集速度和集成度。系統(tǒng)的軟件設(shè)計(jì)采用Verilog HDL語言編程，在Xilinx ISE軟件開發(fā)平臺(tái)上完成編譯和綜合，并選用modelSim SE 6.0完成了波形仿真。關(guān)鍵詞：微弱信號(hào)檢測；信號(hào)調(diào)理：FPGA：AD7865；Verilog HDL信息時(shí)代需要獲取許多有用的信息，多數(shù)科學(xué)研究及工程應(yīng)用技術(shù)所需的信息都是通過檢測的方法來獲取的。若被檢測的信號(hào)非常微弱，就很容易被噪聲湮沒，那么很難有效的從噪聲中檢測出有用信號(hào)。微弱信號(hào)在絕對(duì)意義上是指信號(hào)本身非常微弱，而在相對(duì)意義上是指信號(hào)相對(duì)于強(qiáng)背景噪聲而言的非常微弱，也就是指信噪比極低。人們進(jìn)行長期的研究工作來檢測被噪聲所覆蓋的微弱信號(hào)，分析噪聲產(chǎn)生的原因以及規(guī)律，且研究被測信號(hào)的特點(diǎn)、相關(guān)性以及噪聲統(tǒng)計(jì)特性，從而研究出從背景噪聲中檢測有用信號(hào)的方法。1微弱信號(hào)檢測（Weak Signal Detection）技術(shù)2.3.41主要是提高信號(hào)的信噪比，從噪聲中檢測出有用的微弱信號(hào)。對(duì)于這些微弱的被測量（如：微振動(dòng)、微流量、微壓力、微溫差、弱光、弱磁、小位移、小電容等），大多數(shù)都是利用相應(yīng)的傳感器將微弱信號(hào)轉(zhuǎn)換為微弱電流或者低電壓，再經(jīng)過放大器將其幅度放大到預(yù)期被測量的大小。
標(biāo)簽： 微弱信號(hào)檢測
上傳時(shí)間： 2022-06-18
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《集成電路設(shè)計(jì)制造中EDA工具實(shí)用教程》共17章，分為三個(gè)部分。第一部分介紹半導(dǎo)體工藝和半導(dǎo)體器件仿真工具，分別介紹了Synopsys公司的TSUPREM4/MEDICI，ISE TCAD和Silvaco公司的Athena/Atlas等TCAD工具及其使用，并以ESD靜電放電防護(hù)器件的設(shè)計(jì)及驗(yàn)證為實(shí)例介紹這些軟件工具的應(yīng)用。第二部分介紹了模擬集成電路設(shè)計(jì)工具的應(yīng)用，輔以典型模擬IC電路的設(shè)計(jì)實(shí)例，以Cadence設(shè)計(jì)流程中的工具為主，同時(shí)也介紹了業(yè)界常用的Synopsys的Hspice電路仿真工具和Mentor Graphics的Calibre版圖驗(yàn)證工具。第三部分為數(shù)字集成電路的設(shè)計(jì)工具使用教程，分別介紹了用Matlab進(jìn)行系統(tǒng)級(jí)驗(yàn)證、用modelSim和NC-Verilog進(jìn)行HDL描述和仿真、用Xilinx ISE進(jìn)行EPGA驗(yàn)證設(shè)計(jì)、用Synopsys的Design Compiler工具進(jìn)行邏輯綜合以及使用Cadence的SE和SOC Encounter進(jìn)行IC后端設(shè)計(jì)等。最后介紹了可測性設(shè)計(jì)的基本概念和流程。
上傳時(shí)間： 2022-07-16
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VIP專區(qū)-嵌入式/單片機(jī)編程源碼精選合集系列（27）資源包含以下內(nèi)容：1. Verilog源碼15.2. Verilog源碼11.3. verilog基礎(chǔ)知識(shí).4. Verilog硬件描述語言教程.5. 手機(jī)電池電路智能化研究.6. wince平臺(tái)evc實(shí)現(xiàn)的全屏.7. 數(shù)控仿真與網(wǎng)絡(luò)控制系統(tǒng)(雛形).8. Interface 4x4 matrix keypad with 8051 IO.9. mifare射頻卡讀卡源程序.10. 關(guān)于uc/os嵌入式操作系統(tǒng)中的例程.11. 12864A液晶屏手冊(cè).12. 128*64點(diǎn)陣液晶操作.13. iar240*128LCD源碼.14. 8位采樣正弦波形發(fā)生器.15. 這個(gè)是用muxpulsII制作的有時(shí)鐘功能的電路是屬于數(shù)字邏輯的.16. 此乃MMC卡讀寫程序.17. 通向ip設(shè)計(jì)的必看的一本書籍.18. 嵌入式處理器設(shè)計(jì)應(yīng)用文集(一).19. 塊交織的verilog代碼.20. 成型濾波器的verilog代碼.21. CSP封裝技術(shù),最新IC封裝技術(shù)..22. 智能電話系統(tǒng)的使用說明書.23. ucs2和GBK互相轉(zhuǎn)換的code, 網(wǎng)上的一般是c++, 這是我自己寫的. 嵌入式編程里非常有用的哦.24. 將BMP圖片變成PCB版圖.25. 計(jì)算機(jī)課程設(shè)計(jì)一件很詳細(xì).26. 軟件I2C 驅(qū)動(dòng).27. PCB 設(shè)計(jì)指導(dǎo)-7.28. PCB設(shè)計(jì)指導(dǎo)-8.29. PCB設(shè)計(jì)材料匯總.30. BGA封裝詳細(xì)介紹.31. ecv編程的幫助文件,有關(guān)于串口的.32. 24c16的讀寫程序.33. modelSim 5.8C_crack.34. 通過并口以及jtag燒寫flash工作.35. lwip 是一個(gè)嵌入式TCP/IP協(xié)議.36. 華恒瑞科公司的S3C44B0開發(fā)板音頻測試程序.37. 觸摸屏控制器ADS7846的原理及應(yīng)用.38. 一個(gè)免費(fèi)的SMART CARD OS系統(tǒng)。.39. keil c開發(fā)使用的啟動(dòng)代碼說明。.40. 彩色圖片轉(zhuǎn)16進(jìn)制格式軟件源碼.
上傳時(shí)間： 2013-04-15
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01 001 Vivado下載與安裝.flv 02 002 Notepad++安裝與設(shè)置.flv 03 003 modelSim安裝配置與庫編譯.flv 04 004 modelSim自動(dòng)仿真環(huán)境搭建.flv 05 101 組合邏輯與時(shí)序邏輯.flv 06 102 分頻計(jì)數(shù)器設(shè)計(jì).flv 07 103 使能時(shí)鐘設(shè)計(jì).flv 08 104 基于Xilinx BUFGCE原語的門控時(shí)鐘設(shè)計(jì).flv 09 105 理解FPGA設(shè)計(jì)的并行性.flv 10 106 同步復(fù)位與異步復(fù)位.flv 11 107 脈沖邊沿檢測設(shè)計(jì).flv 12 108 脈沖計(jì)數(shù)器.flv 13 109 模塊化設(shè)計(jì).flv 14 110 generate語法的使用.flv 15 111 頻率計(jì)數(shù)器.flv 16 112 條件判斷if與分支判斷case語句的使用.flv 17 113 4位格雷碼計(jì)數(shù)器.flv …………
上傳時(shí)間： 2013-04-15
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modelSim具備強(qiáng)大的模擬仿真功能，在設(shè)計(jì)、編譯、仿真、測試、調(diào)試開發(fā)過程中，有一整套工具供你使用，而且操作起來極其靈活，可以通過菜單、快捷鍵和命令行的方式進(jìn)行工作。modelSim的窗口管理界面讓用戶使用起來很方面，它能很好的與操作系統(tǒng)環(huán)境協(xié)調(diào)工作。modelSim的一個(gè)很顯著的特點(diǎn)就是它具備命令行的操作方式，類似于一個(gè)shell有很多操作指令供你使用，給人的感覺就像是工作在Unix環(huán)境下，這種命令行操作方式是基于Tcl/Tk的，其功能相當(dāng)強(qiáng)大，這需要在以后的實(shí)際應(yīng)用中慢慢體會(huì)。modelSim的功
上傳時(shí)間： 2013-05-15
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modelSim么就是個(gè)比較強(qiáng)大的功能仿真軟件。然后作為互助軟件。modelSim和altera、xilinx等提供了專用的優(yōu)化版本
上傳時(shí)間： 2013-04-15
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Mentor公司的modelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器
標(biāo)簽： 模具設(shè)計(jì)
上傳時(shí)間： 2013-04-15
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