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modelSim

Mentor公司的modelSim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。

同步FIFO功能

同步FIFO功能，verilog語(yǔ)言描述，通過(guò)了modelSim 6.0 仿真，Quartue綜合

標(biāo)簽： FIFO

上傳時(shí)間： 2014-12-03

上傳用戶：wangdean1101
一種新的FIFO實(shí)現(xiàn)方法,verilog描述

一種新的FIFO實(shí)現(xiàn)方法,verilog描述，通過(guò)modelSim 6.0 仿真，Quartue綜合

標(biāo)簽： verilog FIFO 實(shí)現(xiàn)方法

上傳時(shí)間： 2015-11-20

上傳用戶：qq1604324866
Circular_Buffer

Circular_Buffer，流水線型多位緩存器，verilog語(yǔ)言描述。通過(guò)modelSim 6。0仿真，quartus 綜合通過(guò)。

標(biāo)簽： Circular_Buffer

上傳時(shí)間： 2014-01-25

上傳用戶：cuibaigao
full adder設(shè)計(jì)代碼

full adder設(shè)計(jì)代碼，verilog 語(yǔ)言描述，通過(guò)modelSim 仿真，quartus綜合

標(biāo)簽： adder full 代碼

上傳時(shí)間： 2015-11-20

上傳用戶：標(biāo)點(diǎn)符號(hào)
本文：采用了FPGA方法來(lái)模擬高動(dòng)態(tài)(Global Position System GPS)信號(hào)源中的C／A碼產(chǎn)生器。C／A碼在GPS中實(shí)現(xiàn)分址、衛(wèi)星信號(hào)粗捕和精碼(P碼)引導(dǎo)捕獲起著重要的作用

本文：采用了FPGA方法來(lái)模擬高動(dòng)態(tài)(Global Position System GPS)信號(hào)源中的C／A碼產(chǎn)生器。C／A碼在GPS中實(shí)現(xiàn)分址、衛(wèi)星信號(hào)粗捕和精碼(P碼)引導(dǎo)捕獲起著重要的作用，通過(guò)硬件描述語(yǔ)言VERILOG在ISE中實(shí)現(xiàn)電路生成，采用modelSim、SYNPLIFY工具分別進(jìn)行仿真和綜合。

標(biāo)簽： GPS Position Global System

上傳時(shí)間： 2015-12-01

上傳用戶：李彥東
目錄第一節(jié)ispDesignEXPERT 簡(jiǎn) 介第二節(jié)ispDesignEXPERT System 的原理圖輸入第三節(jié)設(shè) 計(jì) 的編譯與仿真第四節(jié)A

目錄第一節(jié)ispDesignEXPERT 簡(jiǎn) 介第二節(jié)ispDesignEXPERT System 的原理圖輸入第三節(jié)設(shè) 計(jì) 的編譯與仿真第四節(jié)ABEL 語(yǔ) 言和原理圖混合輸入第五節(jié)ispDesignEXPERT System 中 VHDL 和Verilog 語(yǔ) 言的設(shè) 計(jì) 方法第六節(jié) 在系統(tǒng) 編程的操作方法第七節(jié)modelSim 的使用方法附錄一ispDesignEXPERT System 上機(jī) 實(shí) 習(xí) 題附錄二ispDesignEXPERT System 文件后綴及其含義

標(biāo)簽： ispDesignEXPERT System

上傳時(shí)間： 2015-12-03

上傳用戶：zuozuo1215
如題

如題，modelSim se 6.2的破解方法說(shuō)明，pdf版本，很好用。

標(biāo)簽：

上傳時(shí)間： 2013-12-22

上傳用戶：日光微瀾
DSP Builder設(shè)計(jì)初步,介紹Matlab/DSP Builder及其設(shè)計(jì)流程

DSP Builder設(shè)計(jì)初步,介紹Matlab/DSP Builder及其設(shè)計(jì)流程，正弦信號(hào)發(fā)生器完整的設(shè)計(jì)過(guò)程，以及使用Matlab、quartusII\modelSim詳細(xì)的仿真過(guò)程。

標(biāo)簽： Builder DSP Matlab 設(shè)計(jì)流程

上傳時(shí)間： 2013-12-24

上傳用戶：nanfeicui
本程序?qū)θ绾问褂胊ltera系列芯片片上ram進(jìn)行實(shí)例演示

本程序?qū)θ绾问褂胊ltera系列芯片片上ram進(jìn)行實(shí)例演示，采用Verilog HDL語(yǔ)言編寫，并使用modelSim與quartus聯(lián)合進(jìn)行功能仿真。本原碼是紅色邏輯開(kāi)發(fā)板的試驗(yàn)程序，值得一看。

標(biāo)簽： altera ram 程序如何使用

上傳時(shí)間： 2016-01-17

上傳用戶：鳳臨西北
本系統(tǒng)使用VHDL語(yǔ)言進(jìn)行設(shè)計(jì)

本系統(tǒng)使用VHDL語(yǔ)言進(jìn)行設(shè)計(jì)，采用自上向下的設(shè)計(jì)方法。目標(biāo)器件選用Xilinx公司的FPGA器件，并利用Xilinx ISE 7.1 進(jìn)行VHDL程序的編譯與綜合，然后用modelSim Xilinx Edition 6.1進(jìn)行功能仿真和時(shí)序仿真。

標(biāo)簽： VHDL 語(yǔ)言

上傳時(shí)間： 2016-01-21

上傳用戶：541657925

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