FPGA那些事兒--Modelsim仿真技巧REV6.0，經(jīng)典Modelsim學(xué)習(xí)開(kāi)發(fā)設(shè)計(jì)經(jīng)驗(yàn)書(shū)籍-331頁(yè)。前言筆者一直以來(lái)都在糾結(jié)，自己是否要為仿真編輯相關(guān)的教程呢？一般而言，Modelsim 等價(jià)仿真已經(jīng)成為大眾的常識(shí)，但是學(xué)習(xí)仿真是否學(xué)習(xí)Modelsim，筆者則是一直保持保留的態(tài)度。筆者認(rèn)為，仿真是Modelsim，但是Modelsim 不是仿真，嚴(yán)格來(lái)講Modelsim只是仿真所需的工具而已，又或者說(shuō)Modelsim 只是學(xué)習(xí)仿真的一部小插曲而已。除此之外，筆者也認(rèn)為仿真可以是驗(yàn)證語(yǔ)言，但是驗(yàn)證語(yǔ)言卻不是仿真，因?yàn)轵?yàn)證語(yǔ)言只是仿真的一小部分而已，事實(shí)上仿真也不一定需要驗(yàn)證語(yǔ)言。常規(guī)告訴筆者，仿真一定要學(xué)習(xí)Modelsim 還有驗(yàn)證語(yǔ)言，亦即Modelsim 除了學(xué)習(xí)操作軟件以外，我們還要熟悉TCL 命令（Tool Command Language）。此外，學(xué)習(xí)驗(yàn)證語(yǔ)言除了掌握部分關(guān)鍵字以外，還要記憶熟悉大量的系統(tǒng)函數(shù)，還有預(yù)處理。年輕的筆者，因?yàn)槟晟贌o(wú)知就這樣上當(dāng)了，最后筆者因?yàn)槌惺懿涣四蔷薮蟮膶W(xué)習(xí)負(fù)擔(dān)，結(jié)果自爆了。經(jīng)過(guò)慘痛的經(jīng)歷以后，筆者重新思考“仿真是什么？”，仿真難道是常規(guī)口中說(shuō)過(guò)的東西嗎？還是其它呢？苦思冥想后，筆者終于悟道“仿真既是虛擬建模”這一概念。虛擬建模還有實(shí)際建模除了概念（環(huán)境）的差別以外，兩者其實(shí)是同樣的東西。換句話說(shuō)，一套用在實(shí)際建模的習(xí)慣，也能應(yīng)用在仿真的身上。按照這條線索繼續(xù)思考，筆者發(fā)現(xiàn)仿真其實(shí)是復(fù)合體，其中包括建模，時(shí)序等各種基礎(chǔ)知識(shí)。換言之，仿真不僅需要一定程度的基礎(chǔ)，仿真不能按照常規(guī)去理解，不然腦袋會(huì)短路。期間，筆者發(fā)現(xiàn)愈多細(xì)節(jié)，那壓抑不了的求知欲也就愈燒愈旺盛，就這樣日夜顛倒研究一段時(shí)間以后，筆者終于遇見(jiàn)仿真的關(guān)鍵，亦即個(gè)體仿真與整體仿真之間的差異。常規(guī)的參考書(shū)一般都是討論個(gè)體仿真而已，然而它們不曾涉及整體仿真。一個(gè)過(guò)多模塊其中的仿真對(duì)象好比一塊大切糕，壓倒性的仿真信息會(huì)讓我們喘不過(guò)起來(lái)，為此筆者開(kāi)始找尋解決方法。后來(lái)筆者又發(fā)現(xiàn)到，早期建模會(huì)嚴(yán)重影響仿真的表現(xiàn)，如果筆者不規(guī)則分化整體模塊，仿真很容易會(huì)變得一團(tuán)糟，而且模塊也會(huì)失去連接性。筆者愈是深入研究仿真，愈是發(fā)現(xiàn)以往不曾遇見(jiàn)的細(xì)節(jié)問(wèn)題，然而這些細(xì)節(jié)問(wèn)題也未曾出現(xiàn)在任何一本參考書(shū)的身上。漸漸地，筆者開(kāi)始認(rèn)識(shí)，那些所謂的權(quán)威還有常規(guī)，從根本上只是外表好看的紙老虎而已，細(xì)節(jié)的涉及程度完全不行。筆者非常后悔，為什么自己會(huì)浪費(fèi)那么多時(shí)間在它們的身上。可惡的常規(guī)！快把筆者的青春還回來(lái)！ 所以說(shuō)，常規(guī)什么的最討厭了，最好統(tǒng)統(tǒng)都給我爆炸去吧！嗚咕，過(guò)多怨氣實(shí)在一言難盡，欲知詳情，讀者自己看書(shū)去吧...
上傳時(shí)間： 2022-05-02
上傳用戶：
Altera(Intel)_MAX10_10M02SCU169開(kāi)發(fā)板資料硬件參考設(shè)計(jì)+邏輯例程.QM_MAX10_10M02SCU169開(kāi)發(fā)板主要特征參數(shù)如下所示：? 主控CPLD：10M02SCU169C8G；? 主控CPLD外部時(shí)鐘源頻率：50MHz；? 10M02SCU169C8G芯片內(nèi)部自帶豐富的Block RAM資源；? 10M02SCU169C8G芯片邏輯單元數(shù)為2K LE；? QM_MAX10_10M02SCU169開(kāi)發(fā)板板載Silicon Labs的CP2102芯片來(lái)實(shí)現(xiàn)USB轉(zhuǎn)串口功能；? QM_MAX10_10M02SCU169開(kāi)發(fā)板板載MP2359高效率DC/DC提供CPLD芯片工作的3.3V電源；? QM_MAX10_10M02SCU169開(kāi)發(fā)板引出了兩排50p、2.54mm間距的排座，可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模塊、高速ADC采集模塊或者CMOS攝像頭模塊等；? QM_MAX10_10M02SCU169開(kāi)發(fā)板引出了芯片的3路按鍵用于測(cè)試；? QM_MAX10_10M02SCU169開(kāi)發(fā)板引出了芯片的3路LED用于測(cè)試；? QM_MAX10_10M02SCU169開(kāi)發(fā)板引出了芯片的JTAG調(diào)試端口，采用雙排10p、2.54mm的排針；
上傳時(shí)間： 2022-05-11
上傳用戶：
Altera(Intel)_Cyclone10_10CL006開(kāi)發(fā)板資料硬件參考設(shè)計(jì)+邏輯例程。QM_Cyclone10_10CL006開(kāi)發(fā)板主要特征參數(shù)如下所示：? 主控FPGA：10CL006YU256C8G；? 主控FPGA外部時(shí)鐘源頻率：50MHz；? 10CL006YU256C8G芯片內(nèi)部自帶豐富的Block RAM資源；? 10CL006YU256C8G芯片邏輯單元數(shù)為6K LE；? QM_Cyclone10_10CL006開(kāi)發(fā)板板載MP2359高效率DC/DC提供FPGA芯片工作的3.3V電源；? QM_Cyclone10_10CL006開(kāi)發(fā)板引出了兩排64p、2.54mm間距的排座，可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模塊、高速ADC采集模塊或者CMOS攝像頭模塊等；? QM_Cyclone10_10CL006開(kāi)發(fā)板引出了芯片的3路按鍵用于測(cè)試；? QM_Cyclone10_10CL006開(kāi)發(fā)板引出了芯片的2路LED用于測(cè)試；? QM_Cyclone10_10CL006開(kāi)發(fā)板引出了芯片的JTAG調(diào)試端口，采用雙排10p、2.54mm的排針；
標(biāo)簽： altera intel cyclone10
上傳時(shí)間： 2022-05-11
上傳用戶：qingfengchizhu
Altera(Intel)_Cyclone_IV_EP4CE15_開(kāi)發(fā)板資料硬件參考設(shè)計(jì)+邏輯例程Cyclone IV EP4CE15核心板主要特征參數(shù)如下所示：? 主控FPGA：EP4CE15F23C8N；? 主控FPGA外部時(shí)鐘源頻率：50MHz；? EP4CE15F23C8N芯片內(nèi)部自帶豐富的Block RAM資源；? EP4CE15F23C8N芯片邏輯單元數(shù)為15K LE；? Cyclone IV EP4CE15板載W25Q064 SPI Flash芯片，8MB字節(jié)的存儲(chǔ)容量；? Cyclone IV EP4CE15板載Winbond 32MB的SDRAM，型號(hào)為W9825G6KH-6；? Cyclone IV EP4CE15核心板板載MP2315高效率DC/DC芯片提供FPGA芯片工作的3.3V電源；? Cyclone IV EP4CE15核心板引出了兩排64p、2.54mm間距的排座，可以用于外接24Bit的TFT液晶屏、CY7C68013 USB模塊、高速ADC采集模塊或者CMOS攝像頭模塊等；? Cyclone IV EP4CE15核心板引出了芯片的3路按鍵用于測(cè)試；? Cyclone IV EP4CE15核心板引出了芯片的2路LED用于測(cè)試；? Cyclone IV EP4CE15核心板引出了芯片的JTAG調(diào)試端口，采用雙排10p、2.54mm的排針；
標(biāo)簽： altera intel cyclone
上傳時(shí)間： 2022-05-11
上傳用戶：zhanglei193
USB in 模型，作為輸入，包括基于Altera的工程、源碼、固件，使用Verilog
標(biāo)簽： usb
上傳時(shí)間： 2022-05-16
上傳用戶：20125101110
ALTERA關(guān)于CCD的一些verilog實(shí)驗(yàn)程序，適合感興趣的學(xué)習(xí)者學(xué)習(xí)，可以提高自己的能力，大家可以多交流哈
上傳時(shí)間： 2022-05-17
上傳用戶：xsr1983
FPGA那些事兒--Modelsim仿真技巧REV1.0
上傳時(shí)間： 2022-05-18
上傳用戶：ttalli
基于Altera的FPGA設(shè)計(jì)的硬件除法器，適合感興趣的學(xué)習(xí)者學(xué)習(xí)，可以提高自己的能力，大家可以多交流哈
上傳時(shí)間： 2022-05-20
上傳用戶：
想學(xué)習(xí)FPGA的小白，可以看下這個(gè)，包括Quartus的安裝，ModelSim安裝，以及入門操作，另外還配有板子芯片的介紹，可以初步認(rèn)識(shí)學(xué)習(xí)FPGA
標(biāo)簽： fpga quartus modelsim
上傳時(shí)間： 2022-06-04
上傳用戶：
FPGA正在掀起一場(chǎng)數(shù)字信號(hào)處理的變革。本書(shū)旨在講解前端數(shù)字信號(hào)處理算法的高效實(shí)現(xiàn)。首先概述了當(dāng)前的FPGA技術(shù)、器件以及用于設(shè)計(jì)最先進(jìn)DSP系統(tǒng)的工具。第1章的案例研究是40多個(gè)設(shè)計(jì)示例的基礎(chǔ)。隨后幾章闡述了計(jì)算機(jī)算法的概念、理論、FIR和IIR濾波器的實(shí)現(xiàn)、多抽樣率數(shù)字信號(hào)系統(tǒng)、DFT和FFT算法、未來(lái)很可能實(shí)現(xiàn)的高級(jí)算法以及自適應(yīng)濾波器等。每一章都包含練習(xí)。附錄中給出了Verilog源代碼和術(shù)語(yǔ)。◆ 超過(guò)10個(gè)使用VHDL和Verilog設(shè)計(jì)的新的系統(tǒng)級(jí)案例研究◆ 新增一章專門介紹圖像和視頻處理◆ 更新后的Altera Quartus和全新的ModelSim仿真工具◆ Xilinx Atlys板卡和ISIM仿真支持◆ 有符號(hào)定點(diǎn)數(shù)和浮點(diǎn)數(shù)IEEE庫(kù)示例◆ 概述并行全通IIR濾波器設(shè)計(jì)◆ CA和PCA系統(tǒng)級(jí)設(shè)計(jì)◆ MP3和ADPCM的語(yǔ)音和音頻編碼"本版新增了總計(jì)150多頁(yè)內(nèi)容，包括11個(gè)全新的系統(tǒng)設(shè)計(jì)理念，其中一些有超過(guò)100個(gè)嵌入式乘法器的需求
標(biāo)簽： 數(shù)字信號(hào)處理 fpga
上傳時(shí)間： 2022-06-13
上傳用戶：
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
