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modelsim

Mentor公司的modelsim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無關(guān)，便于保護(hù)IP核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。

學(xué)習(xí)使用HDL Bencher生成測(cè)試積累

學(xué)習(xí)使用HDL Bencher生成測(cè)試積累，并直接調(diào)用modelsim進(jìn)行仿真的方法.

標(biāo)簽： Bencher HDL 測(cè)試積累

上傳時(shí)間： 2015-04-19

上傳用戶：qb1993225
VHDL 關(guān)于2DFFT設(shè)計(jì)程序 u scinode1 ∼ scinode9.vhd: Every SCI node RTL vhdl code. The details can be

VHDL 關(guān)于2DFFT設(shè)計(jì)程序 u scinode1 ∼ scinode9.vhd: Every SCI node RTL vhdl code. The details can be seen in the following section. u 2dfft.vhd: The top module includes these scinodes and form a 3x3 SCI Torus network, and it support these sub-modules scinode1∼ scinode9 reset and clk and global_cnt signals to synchronous the sub-modules to simplify the overall design. u proj2.wfc: VSS simulation result that is the same as the modelsim simulation result. u Pro2_2.wfc: VSS simulation result of another test pattern can’t cause overflow situation.

標(biāo)簽： scinode1 scinode details 2DFFT

上傳時(shí)間： 2014-12-02

上傳用戶：15071087253
漢明碼的編結(jié)碼模塊

漢明碼的編結(jié)碼模塊，用verilog寫成，為modelsim下的一個(gè)工程。

標(biāo)簽： 漢明碼模塊

上傳時(shí)間： 2015-05-20

上傳用戶：yzy6007
QPSK的VERLOG源碼

QPSK的VERLOG源碼，在modelsim下的一個(gè)工程，有測(cè)試向量。

標(biāo)簽： VERLOG QPSK 源碼

上傳時(shí)間： 2015-05-20

上傳用戶：zhangyi99104144
數(shù)字瑣相環(huán)DPLL的VERLOG代碼

數(shù)字瑣相環(huán)DPLL的VERLOG代碼，modelsim下的工程，有測(cè)試文件

標(biāo)簽： VERLOG DPLL 數(shù)字代碼

上傳時(shí)間： 2014-01-13

上傳用戶：Thuan
CRC循環(huán)校驗(yàn)碼的VERILOG源文件

CRC循環(huán)校驗(yàn)碼的VERILOG源文件，在modelsim下的一個(gè)工程。

標(biāo)簽： VERILOG CRC 循環(huán) 校驗(yàn)碼

上傳時(shí)間： 2015-05-20

上傳用戶：woshiayin
奇偶校驗(yàn)碼的VERILOG源碼

奇偶校驗(yàn)碼的VERILOG源碼，為modelsim下的一個(gè)工程。有測(cè)試文件。

標(biāo)簽： VERILOG 奇偶校驗(yàn)碼源碼

上傳時(shí)間： 2014-01-22

上傳用戶：稀世之寶039
第一節(jié) ispDesignEXPERT 簡(jiǎn) 介第二節(jié) ispDesignEXPERT System 的原理圖輸入第三節(jié) 設(shè) 計(jì) 的編譯與仿真第四節(jié)

第一節(jié) ispDesignEXPERT 簡(jiǎn) 介第二節(jié) ispDesignEXPERT System 的原理圖輸入第三節(jié) 設(shè) 計(jì) 的編譯與仿真第四節(jié) ABEL 語(yǔ) 言和原理圖混合輸入第五節(jié) ispDesignEXPERT System 中 VHDL 和Verilog 語(yǔ) 言的設(shè) 計(jì) 方法第六節(jié) 在系統(tǒng) 編程的操作方法第七節(jié) modelsim 的使用方法附錄一 ispDesignEXPERT System 上機(jī) 實(shí) 習(xí) 題附錄二 ispDesignEXPERT System 文件后綴及其含義

標(biāo)簽： ispDesignEXPERT System

上傳時(shí)間： 2015-06-22

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Debussy是NOVAS Software, Inc(思源科技)發(fā)展的HDL Debug & Analysis tool

Debussy是NOVAS Software, Inc(思源科技)發(fā)展的HDL Debug & Analysis tool，這套軟體主要不是用來跑模擬或看波形，它最強(qiáng)大的功能是：能夠在HDL source code、schematic diagram、waveform、state bubble diagram之間，即時(shí)做trace，協(xié)助工程師debug。可能您會(huì)覺的：只要有simulator如modelsim就可以做debug了，我何必再學(xué)這套軟體呢? 其實(shí)Debussy v5.0以後的新版本，還提供了nLint -- check coding style & synthesizable，這蠻有用的，可以協(xié)助工程師了解如何寫好coding style，並養(yǎng)成習(xí)慣。下圖所示為整個(gè)Debussy的原理架構(gòu)，可歸納幾個(gè)結(jié)論：

標(biāo)簽： Analysis Software Debussy Debug

上傳時(shí)間： 2014-01-14

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Verilog HDL的PLI子程序接口

Verilog HDL的PLI子程序接口，用于與用戶C程序在2個(gè)方向上傳輸數(shù)據(jù)，可用xilinx ISE，quartusii或modelsim仿真，

標(biāo)簽： Verilog HDL PLI 程序接口

上傳時(shí)間： 2013-12-09

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