FPGA HArd Ethercat Master
標(biāo)簽： Ethercat master FPGA
上傳時(shí)間： 2020-05-30
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magnify-master.zip
標(biāo)簽： magnify-master zip
上傳時(shí)間： 2020-09-14
上傳用戶：test012
ASIO2WASAPI-master源碼
標(biāo)簽： ASIO2WASAPI-master 源碼
上傳時(shí)間： 2021-10-19
上傳用戶：nqwang
spi 通信的master部分使用的verilog語言實(shí)現(xiàn)，可以做為你的設(shè)計(jì)參考。module spi_master(rstb,clk,mlb,start,tdat,cdiv,din, ss,sck,dout,done,rdata); input rstb,clk,mlb,start; input [7:0] tdat; //transmit data input [1:0] cdiv; //clock divider input din; output reg ss; output reg sck; output reg dout; output reg done; output reg [7:0] rdata; //received dataparameter idle=2'b00; parameter send=2'b10; parameter finish=2'b11; reg [1:0] cur,nxt; reg [7:0] treg,rreg; reg [3:0] nbit; reg [4:0] mid,cnt; reg shift,clr;
標(biāo)簽： spi 通信 master verilog
上傳時(shí)間： 2022-02-03
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完整的經(jīng)過驗(yàn)證的IIC MASTER（verilog ），完整的經(jīng)過驗(yàn)證的IIC MASTER（verilog ）
上傳時(shí)間： 2022-05-18
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Chrome-Setup-Lifetime-Free-3.7.0-master.zip
標(biāo)簽： chrome
上傳時(shí)間： 2022-06-26
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TTCAN協(xié)議在CAN協(xié)議基礎(chǔ)之上，將事件觸發(fā)機(jī)制與實(shí)時(shí)性更高的時(shí)間觸發(fā)機(jī)制相結(jié)合，提高了網(wǎng)絡(luò)實(shí)時(shí)性，滿足對安全性要求苛刻的實(shí)時(shí)系統(tǒng)以及總線日益增長的信息負(fù)載的需求；同時(shí)，CAN總線技術(shù)的基礎(chǔ)為TTCAN總線技術(shù)研究奠定了很好的軟硬件支持條件。 論文首先介紹了TTCAN協(xié)議的通訊原理、軟硬件環(huán)境的建立和總線網(wǎng)絡(luò)性能的測試方法。 按照ISO11898－4標(biāo)準(zhǔn)的要求，在自主研發(fā)的CAN總線實(shí)時(shí)仿真系統(tǒng)上結(jié)合軟件編程能夠?qū)崿F(xiàn)TTCAN協(xié)議的時(shí)間觸發(fā)通訊功能，使整個(gè)系統(tǒng)成為具有時(shí)間觸發(fā)功能的TTCAN總線通訊網(wǎng)絡(luò)，得到網(wǎng)絡(luò)要采用TTCAN協(xié)議通訊時(shí)各ECU必須具備穩(wěn)定可靠的本地時(shí)鐘和相應(yīng)的時(shí)鐘同步和計(jì)數(shù)機(jī)制的結(jié)論。 結(jié)合混合動力電動汽車動力系統(tǒng)對采用TTCAN協(xié)議通訊時(shí)的網(wǎng)絡(luò)性能進(jìn)行了測試和分析，結(jié)果表明，TTCAN網(wǎng)絡(luò)中周期型消息的實(shí)時(shí)性不受網(wǎng)絡(luò)中其他消息的影響，時(shí)間觸發(fā)通訊方式和系統(tǒng)矩陣的調(diào)度安排在一定程度上減少了總線上消息間的沖突，提高了網(wǎng)絡(luò)實(shí)時(shí)性和總線帶寬利用率。 對比分析同等條件下TTCAN總線網(wǎng)絡(luò)和CAN總線網(wǎng)絡(luò)的性能，TTCAN協(xié)議能夠保證網(wǎng)絡(luò)總線在高峰值負(fù)載的情況下網(wǎng)絡(luò)的實(shí)時(shí)性。 研究了對TTCAN總線網(wǎng)絡(luò)中time master（時(shí)間主節(jié)點(diǎn)）和reference message（參考消息）進(jìn)行故障診斷和容錯的方法，通過實(shí)驗(yàn)驗(yàn)證了采用冗余的方式能夠保證當(dāng)前時(shí)間意義上的主節(jié)點(diǎn)和參考消息故障情況下整個(gè)網(wǎng)絡(luò)的性能不受影響，提高故障情況下網(wǎng)絡(luò)的可靠性。
上傳時(shí)間： 2013-04-24
上傳用戶：refent
串口通訊大師源代碼，相互學(xué)習(xí)嘛，蠻不錯的rs232調(diào)試程序-Serial communication master source code and learn from each other do
標(biāo)簽： serial_COM
上傳時(shí)間： 2013-07-06
上傳用戶：zhangjt
英文描述： Dual Negative-Edge-Triggered Master-Slave J-K Flip-Flops with Clear and Complementary Outputs 中文描述： 雙下降沿觸發(fā)主從JK觸發(fā)器明確和互補(bǔ)輸出
上傳時(shí)間： 2013-04-24
上傳用戶：黃華強(qiáng)
mcu與cpld之間spi接口程序，mcu為master，cpld用verilog寫成slave模塊
上傳時(shí)間： 2013-08-14
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