Altium Designer 10是由Altium公司推出的一款開發軟件，Altium Designer 10綜合了電子產品一體化開發所需的所有必須技術和功能。Altium Designer 在單一設計環境中集成板級和FPGA系統設計、基于FPGA和分立處理器的嵌入式軟件開發以及PCB版圖設計、編輯和制造。并集成了現代設計數據管理功能,使得Altium Designer成為電子產品開發的完整解決方案－一個既滿足當前，也滿足未來開發需求的解決方案。 Altium Designer10 為您帶來了一個全新的管理元 Altium Designer release 10器件的方法。其中包括新的用途系統、修改管理、新的生命周期和審批制度、實時供應鏈管理等更多的新功能! Altium Designer 10安裝流程： 安裝完后復制 AD10.Crack 文件夾下文件到安裝目錄。 1.運行AD10KeyGen，點擊“打開模板”，加載license.ini，如想修改注冊名，只需修改：TransactorName=Your Name，其中Your Name用你自己的名字替換，其它參數在單機版的情況下無需修改； 2.點擊“生成協議”，保存生成的alf文件(文件名任意，如“jack ”)，并將其放到你的安裝目錄下； 3.將patch.exe放到你的安裝目錄下，運行patch，對安裝目錄下的dxp.exe文件補丁，注意運行破解時軟件沒有運行； 4.啟動DXP，運行菜單DXP->My Account，點擊Add Standalone License file，加載前面生成的license（.alf）文件后即能正常使用了。 資源是.bin格式的鏡像文件，到網上下一個UltraISO打開后另存為iso或isz格式，用DAEMON Tools Lite虛擬光驅打開就能安裝了。(或者安裝一個快壓打開) 安裝提醒： 安裝時有兩個路徑選擇，第一個是安裝主程序的；第二個是放置設計樣例、元器件庫文件、模板文件的，共3.3GB。如果你的C盤留的不夠大，建議將3GB多的東西和主程序安裝在一塊兒。 安裝完成后界面可能是英文的，如果想調出中文界面，則可以：DXP-->Preferences-->System-->General-->Localization--選中Use localized resources，保存設置后重新啟動程序就有中文菜單了。 Altium Designer 10破解方法： 安裝包里已經帶有破解文件了，但沒有AD10KeyGen這個文件，所以要把注冊名改成自己的名字不方便。 1.運行AD10KeyGen，點擊“打開模板”，加載license.ini，如想修改注冊名，只需修改： TransactorName=Your Name 其中Your Name用你自己的名字替換，其它參數在單機版的情況下無需修改； 2.點擊“生成協議”，保存生成的alf文件(文件名任意，如“jack ”)，并將其放到你的安裝目錄下； 3.將patch.exe放到你的安裝目錄下，運行patch，對安裝目錄下的dxp.exe文件補丁，注意運行破解時軟件沒有運行； 4.啟動DXP，運行菜單DXP->My Account，點擊Add Standalone License file，加載前面生成的license（.alf）文件后即能正常使用了。 注意： 1.局域網內用同一license不再提示沖突 2.僅供學習研究使用，勿用于非法用途。 相關資料：altium designer 10 破解教程
上傳時間： 2013-11-10
上傳用戶：葉立炫95
QuartusII中利用免費IP核的設計 作者：雷達室 以設計雙端口RAM為例說明。 Step1：打開QuartusII，選擇File—New Project Wizard，創建新工程，出現圖示對話框，點擊Next；
上傳時間： 2013-10-18
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在Protel2004中進行PCB的完備的CAM輸出。首先，我們可以輸出的gerber文件， 操作如下：1：畫好PCB后，在PCB 的文件環境中，左鍵點擊File\Fabrication Outputs\Gerber Files,進入Gerber setup 界面
上傳時間： 2013-11-24
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CAM350軟件的學習筆記目錄1. CAM3501. 一. Gerber知識2. 二.CAM3503. 三.CAM350操作4. 附錄Gerber知識l Gerber 文件的格式包括：¡ RS-274-X （常用）¡ RS-274-D （常用）¡ RS-274¡ Fire 9000¡ Mda 9000¡ Barco DPFl 標準的gerber file 格式可分為RS-274 與RS-274X 兩種，其不同在于：¡ RS-274 格式的gerber file 與aperture 是分開的不同文件。¡ RS-274X 格式的aperture 是整合在gerber file 中的，因此不需要aperture文件(即，內含D 碼)。PCB生成Gerber最好就是選用RS-274x格式，既標準，又兼容性高。l 數據格式：整數位+小數位 。常用：¡ 3：3（公制，整數3 位，小數3 位）¡ 2：4（英制，整數2 位，小數4 位）¡ 2：3（英制，整數2 位，小數3 位）¡ 3：3（英制，整數3 位，小數3 位）l 前導零、后導零和不導零：¡ 例：025690 前導零后變為：25690 (Leading)¡ 025690 后導零后變為：02569 (Trailing)¡ 025690 不導零后變為：025690 (None)l 單位：¡ METRIC（mm）¡ ENGLISH（inch or mil）l 單位換算：¡ 1 inch ＝ 1000 mil ＝ 2.54 cm ＝ 25.4 mm¡ 1 mm ＝ 0.03937 inch ＝ 39.37 mill GERBER 格式的數據特點：
上傳時間： 2013-10-17
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ZBT SRAM控制器參考設計,xilinx提供VHDL代碼 Description: Contains the following files readme.txt appnote_zbtp.vhd appnote_zbtf.vhd appnote_zbt.ucf Platform: All Installation/Use: Use 'unzip' on the .zip file and 'gunzip' followed by 'tar -xvf' on the .tar.gz file.
上傳時間： 2013-10-25
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ref-sdr-sdram-vhdl代碼 SDR SDRAM Controller v1.1 readme.txt This readme file for the SDR SDRAM Controller includes information that was not incorporated into the SDR SDRAM Controller White Paper v1.1. The PLL is targeted at APEX(TM) devices. Please regenerate for your chosen architecture. Last updated September, 2002 Copyright ?2002 Altera Corporation. All rights reserved.
上傳時間： 2013-10-23
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UART 4 UART參考設計，Xilinx提供VHDL代碼 uart_vhdl This zip file contains the following folders: \vhdl_source -- Source VHDL files: uart.vhd - top level file txmit.vhd - transmit portion of uart rcvr.vhd - - receive portion of uart \vhdl_testfixture -- VHDL Testbench files. This files only include the testbench behavior, they do not instantiate the DUT. This can easily be done in a top-level VHDL file or a schematic. This folder contains the following files: txmit_tb.vhd -- Test bench for txmit.vhd. rcvr_tf.vhd -- Test bench for rcvr.vhd.
上傳時間： 2013-11-02
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PCB設計問題集錦 問：PCB圖中各種字符往往容易疊加在一起，或者相距很近，當板子布得很密時，情況更加嚴重。當我用Verify Design進行檢查時，會產生錯誤，但這種錯誤可以忽略。往往這種錯誤很多，有幾百個，將其他更重要的錯誤淹沒了，如何使Verify Design會略掉這種錯誤，或者在眾多的錯誤中快速找到重要的錯誤。 答：可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯誤數目。但一定要檢查是否真正屬于不需要的文字。 問： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：這是有關制造方面的一個檢查，您沒有相關設定，所以可以不檢查。 問： 怎樣導出jop文件？答：應該是JOB文件吧？低版本的powerPCB與PADS使用JOB文件。現在只能輸出ASC文件，方法如下STEP：FILE/EXPORT/選擇一個asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點擊OK/完成然后在低版本的powerPCB與PADS產品中Import保存的ASC文件，再保存為JOB文件。 問： 怎樣導入reu文件？答：在ECO與Design 工具盒中都可以進行，分別打開ECO與Design 工具盒，點擊右邊第2個圖標就可以。 問： 為什么我在pad stacks中再設一個via:1(如附件）和默認的standardvi(如附件）在布線時V選擇1，怎么布線時按add via不能添加進去這是怎么回事，因為有時要使用兩種不同的過孔。答：PowerPCB中有多個VIA時需要在Design Rule下根據信號分別設置VIA的使用條件，如電源類只能用Standard VIA等等，這樣操作時就比較方便。詳細設置方法在PowerPCB軟件通中有介紹。 問：為什么我把On-line DRC設置為prevent..移動元時就會彈出(圖2),而你們教程中也是這樣設置怎么不會呢?答：首先這不是錯誤,出現的原因是在數據中沒有BOARD OUTLINE.您可以設置一個,但是不使用它作為CAM輸出數據. 問：我用ctrl+c復制線時怎設置原點進行復制，ctrl+v粘帖時總是以最下面一點和最左邊那一點為原點 答： 復制布線時與上面的MOVE MODE設置沒有任何關系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門介紹. 問：用(圖4)進行修改線時拉起時怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。答： 具體條件不明,請檢查一下您的DESIGN GRID,是否太大了. 問： 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會有一條不能和在一起，而你教程里都會好好的(圖8)答：這可能還是與您的GRID 設置有關,不過沒有問題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個軟件都不相同,所以需要多練習。 問： 尊敬的老師:您好！這個圖已經畫好了，但我只對（如圖1）一種的完全間距進行檢查，怎么錯誤就那么多，不知怎么改進。請老師指點。這個圖在附件中請老師幫看一下，如果還有什么問題請指出來，本人在改進。謝！！！！！答：請注意您的DRC SETUP窗口下的設置是錯誤的,現在選中的SAME NET是對相同NET進行檢查,應該選擇NET TO ALL.而不是SAME NET有關各項參數的含義請仔細閱讀第5部教程. 問： U101元件已建好，但元件框的拐角處不知是否正確，請幫忙CHECK 答：元件框等可以通過修改編輯來完成。問： U102和U103元件沒建完全，在自動建元件參數中有幾個不明白：如：SOIC--》silk screen欄下spacing from pin與outdent from first pin對應U102和U103元件應寫什么數值，還有這兩個元件SILK怎么自動設置，以及SILK內有個圓圈怎么才能畫得與該元件參數一致。 答：Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin是第一PIN與SILK端點間的距離.請根據元件資料自己計算。
上傳時間： 2014-01-03
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8051參考設計，與其他8051的免費IP相比，文檔相對較全，Oregano System 提供 This is version 1.3 of the MC8051 IP core. September 2002: Oregano Systems - Design & Consulting GesmbH Change history: - Improved tb_mc8051_siu_sim.vhd to verify duplex operation. - Corrected problem with duplex operation in file mc8051_siu_rtl.vhd
上傳時間： 2013-11-06
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sniffer for win 2k/><P 用winrar解壓
上傳時間： 2013-12-23
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