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pll

鎖相環(pll: Phase-locked loops)是一種利用反饋控制原理實現的頻率及相位的同步技術，其作用是將電路輸出的時鐘與其外部的參考時鐘保持同步。當參考時鐘的頻率或相位發生改變時，鎖相環會檢測到這種變化，并且通過其內部的反饋系統來調節輸出頻率，直到兩者重新同步，這種同步又稱為“鎖相”

這樣做的目的是要說明的應用提供電子系統設計師的必要工具設計和評估鎖相環（ pll ）的配置集成電路。

這樣做的目的是要說明的應用提供電子系統設計師的必要工具設計和評估鎖相環（ pll ）的配置集成電路。

標簽： pll 電子系統設計師鎖相環

上傳時間： 2013-12-24

上傳用戶：colinal
pll的精深而扼要的講述

pll的精深而扼要的講述，內容很好，我還沒有時間看就傳上來了

標簽： pll

上傳時間： 2013-12-10

上傳用戶：wanghui2438
pll的原理實驗以及數據分析,分析的很好打的四眼數據下來看看吧

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標簽： pll 實驗分數據分析

上傳時間： 2017-06-16

上傳用戶：koulian
pll simulink models for practical nad basic understanding

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標簽： understanding practical simulink models

上傳時間： 2013-12-02

上傳用戶：himbly
基于matlab的鎖相環（pll）仿真源代碼

基于matlab的鎖相環（pll）仿真源代碼

標簽： matlab pll 鎖相環仿真

上傳時間： 2017-07-08

上傳用戶：13517191407
MC33493 - pll tuned UHF Transmitter for Data Transfer Applications - Motorola, Inc

MC33493 - pll tuned UHF Transmitter for Data Transfer Applications - Motorola, Inc

標簽： Applications Transmitter Motorola Transfer

上傳時間： 2017-07-14

上傳用戶：頂得柱
高速DDR存儲器數據接口設計實例. 1. 將文件拷入硬盤 2. 產生DQS模塊 3. 產生DQ模塊 4. 產生pll模塊 5. 拷貝以上步驟生成的文件到子目錄【Project】中 6. 打

高速DDR存儲器數據接口設計實例. 1. 將文件拷入硬盤 2. 產生DQS模塊 3. 產生DQ模塊 4. 產生pll模塊 5. 拷貝以上步驟生成的文件到子目錄【Project】中 6. 打開子目錄【Project】中的DataPath.qpf工程，設計頂層模塊 7. 編譯并查看編譯結果

標簽： Project 模塊 DDR DQS

上傳時間： 2014-12-01

上傳用戶：sclyutian
pll是數字鎖相環設計源程序, 其中, Fi是輸入頻率(接收數據), Fo(Q5)是本地輸出頻率. 目的是從輸入數據中提取時鐘信號(Q5), 其頻率與數據速率一致, 時鐘上升沿鎖定

pll是數字鎖相環設計源程序, 其中, Fi是輸入頻率(接收數據), Fo(Q5)是本地輸出頻率. 目的是從輸入數據中提取時鐘信號(Q5), 其頻率與數據速率一致, 時鐘上升沿鎖定在數據的上升和下降沿上；頂層文件是pll.GDF

標簽： Q5 數據 pll 輸入

上傳時間： 2017-07-24

上傳用戶：璇珠官人
Altera公司的FPGA器件內帶pll的詳細中文使用手冊

Altera公司的FPGA器件內帶pll的詳細中文使用手冊

標簽： Altera FPGA pll 器件

上傳時間： 2013-12-26

上傳用戶：GavinNeko
thesis related to vlsi area, pll and frequency synthesizer

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標簽： synthesizer frequency related thesis

上傳時間： 2017-08-18

上傳用戶：1427796291

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pll

這樣做的目的是要說明的應用提供電子系統設計師的必要工具設計和評估鎖相環（ pll ）的配置集成電路。

pll的精深而扼要的講述

pll的原理實驗以及數據分析,分析的很好打的四眼數據下來看看吧

pll simulink models for practical nad basic understanding

基于matlab的鎖相環（pll）仿真源代碼

MC33493 - pll tuned UHF Transmitter for Data Transfer Applications - Motorola, Inc

高速DDR存儲器數據接口設計實例. 1. 將文件拷入硬盤 2. 產生DQS模塊 3. 產生DQ模塊 4. 產生pll模塊 5. 拷貝以上步驟生成的文件到子目錄【Project】中 6. 打

pll是數字鎖相環設計源程序, 其中, Fi是輸入頻率(接收數據), Fo(Q5)是本地輸出頻率. 目的是從輸入數據中提取時鐘信號(Q5), 其頻率與數據速率一致, 時鐘上升沿鎖定

Altera公司的FPGA器件內帶pll的詳細中文使用手冊

thesis related to vlsi area, pll and frequency synthesizer