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pll

鎖相環(pll: Phase-locked loops)是一種利用反饋控制原理實現的頻率及相位的同步技術，其作用是將電路輸出的時鐘與其外部的參考時鐘保持同步。當參考時鐘的頻率或相位發生改變時，鎖相環會檢測到這種變化，并且通過其內部的反饋系統來調節輸出頻率，直到兩者重新同步，這種同步又稱為“鎖相”

Ph.D thesis from M.H.Perrott, about Fractional-N pll design.

Ph.D thesis from M.H.Perrott, about Fractional-N pll design.

標簽： Fractional-N Perrott thesis design

上傳時間： 2016-11-09

上傳用戶：youlongjian0
PhD.thesis about fractional pll design from UC san-deago.

PhD.thesis about fractional pll design from UC san-deago.

標簽： fractional san-deago thesis design

上傳時間： 2013-12-21

上傳用戶：yyyyyyyyyy
LPC23xx系列ARM時鐘源的選擇、pll的設置步驟以及注意事項等。PPT做的非常出色。

LPC23xx系列ARM時鐘源的選擇、pll的設置步驟以及注意事項等。PPT做的非常出色。

標簽： LPC ARM pll

上傳時間： 2016-11-18

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pll 的64倍頻鎖相環技術用實現倍頻從而達到對頻率的分頻

pll 的64倍頻鎖相環技術用實現倍頻從而達到對頻率的分頻

標簽： pll 倍頻鎖相環技術分頻

上傳時間： 2017-01-03

上傳用戶：yd19890720
驅動時鐘加入了pll,使得DDS的驅動時鐘可變.32位的NCO使得DDS的分辨率可以做到Hz量級

驅動時鐘加入了pll,使得DDS的驅動時鐘可變.32位的NCO使得DDS的分辨率可以做到Hz量級

標簽： DDS pll NCO 驅動

上傳時間： 2017-01-16

上傳用戶：ryb
pll芯片ATF4154控制程序

pll芯片ATF4154控制程序，單片機，51，調試通過了的，可以使用

標簽： 4154 pll ATF 芯片

上傳時間： 2017-01-17

上傳用戶：dyctj
verilog pll的代碼

verilog pll的代碼，和pll 的功能介紹，希望能通過，只是簡單了點

標簽： verilog pll 代碼

上傳時間： 2013-12-17

上傳用戶：愛死愛死
該程序包含一般數字pll仿真maltab程序和數字COSTAS環程序

該程序包含一般數字pll仿真maltab程序和數字COSTAS環程序

標簽： COSTAS maltab 程序 pll

上傳時間： 2017-02-10

上傳用戶：zaizaibang
靜態pll實驗程序

靜態pll實驗程序，在actel的fusion系列FPGA中綜合通過

標簽： pll 實驗程序

上傳時間： 2017-03-01

上傳用戶：秦莞爾w
pll in verilog in the Appendix

pll in verilog in the Appendix

標簽： Appendix verilog in pll

上傳時間： 2017-03-24

上傳用戶：集美慧

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pll

Ph.D thesis from M.H.Perrott, about Fractional-N pll design.

PhD.thesis about fractional pll design from UC san-deago.

LPC23xx系列ARM時鐘源的選擇、pll的設置步驟以及注意事項等。PPT做的非常出色。

pll 的64倍頻鎖相環技術用實現倍頻從而達到對頻率的分頻

驅動時鐘加入了pll,使得DDS的驅動時鐘可變.32位的NCO使得DDS的分辨率可以做到Hz量級

pll芯片ATF4154控制程序

verilog pll的代碼

該程序包含一般數字pll仿真maltab程序和數字COSTAS環程序

靜態pll實驗程序

pll in verilog in the Appendix