這是quicklogic公司的直接頻率合成（DDS）Verilog代碼
標簽： quicklogic Verilog DDS 頻率合成
上傳時間： 2013-12-19
上傳用戶：JIUSHICHEN
該文檔是quicklogic的一篇關(guān)于用FPGA實現(xiàn)DDS的設(shè)計指導(dǎo)。
標簽： quicklogic FPGA DDS 文檔
上傳時間： 2013-12-20
上傳用戶：123啊
VHDL examples for counter design, use quicklogic eclips
標簽： quicklogic examples counter design
上傳時間： 2016-10-05
上傳用戶：水中浮云
直接頻率合成，quicklogic提供,部分源文件是quicklogic 專用文件
標簽： 頻率合成
上傳時間： 2014-02-08
上傳用戶：TRIFCT
PCI總線仲裁參考設(shè)計，quicklogic提供的verilog代碼
標簽： PCI 總線仲裁 參考設(shè)計
上傳時間： 2015-04-14
上傳用戶：lwwhust
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
