當(dāng)前很多文章多提到的lugi的reed-solomon編碼的源代碼，比較不錯(cuò)
標(biāo)簽： reed-solomon lugi 編碼 源代碼
上傳時(shí)間： 2013-12-30
上傳用戶(hù)：熊少鋒
this is the code for reed solomon encoder of type 7,3. this is the main module program.
標(biāo)簽： this the encoder program
上傳時(shí)間： 2014-01-13
上傳用戶(hù)：xjz632
this is the multiplier 1 module for the reed solomon encoder
標(biāo)簽： multiplier the encoder solomon
上傳時(shí)間： 2017-05-06
上傳用戶(hù)：ikemada
this is the multiplier 2 module for the reed solomon encoder
標(biāo)簽： multiplier the encoder solomon
上傳時(shí)間： 2013-12-06
上傳用戶(hù)：caozhizhi
this is the multiplier 3 module for the reed solomon encoder
標(biāo)簽： multiplier the encoder solomon
上傳時(shí)間： 2013-12-17
上傳用戶(hù)：003030
this is the multiplier 4 module for the reed solomon encoder
標(biāo)簽： multiplier the encoder solomon
上傳時(shí)間： 2017-05-06
上傳用戶(hù)：330402686
This package implements a general purpose Reed-Solomon encoding and decoding facility. See the rs.3 man page for details.
標(biāo)簽： Reed-Solomon implements encoding decoding
上傳時(shí)間： 2017-05-08
上傳用戶(hù)：lz4v4
A book about reed solomon encoding and decoding.
標(biāo)簽： encoding decoding solomon about
上傳時(shí)間： 2017-07-03
上傳用戶(hù)：爺?shù)臍赓|(zhì)
Reed Solomon Decoder: TMS320C64x Implementation
標(biāo)簽： Implementation Decoder Solomon Reed
上傳時(shí)間： 2014-12-20
上傳用戶(hù)：lijinchuan
隨著信息時(shí)代的到來(lái)，用戶(hù)對(duì)數(shù)據(jù)保護(hù)和傳輸可靠性的要求也在不斷提高。由于信道衰落，信號(hào)經(jīng)信道傳輸后，到達(dá)接收端不可避免地會(huì)受到干擾而出現(xiàn)信號(hào)失真。因此需要采用差錯(cuò)控制技術(shù)來(lái)檢測(cè)和糾正由信道失真引起的信息傳輸錯(cuò)誤。RS（Reed—Solomon）碼是差錯(cuò)控制領(lǐng)域中一類(lèi)重要的線(xiàn)性分組碼，由于它編解碼結(jié)構(gòu)相對(duì)固定，性能強(qiáng)，不但可以糾正隨機(jī)差錯(cuò)，而且對(duì)突發(fā)錯(cuò)誤的糾錯(cuò)能力也很強(qiáng)，被廣泛應(yīng)用在數(shù)字通信、數(shù)據(jù)存儲(chǔ)系統(tǒng)中，以滿(mǎn)足對(duì)數(shù)據(jù)傳輸通道可靠性的要求。因此設(shè)計(jì)一款高性能的RS編解碼器不但具有很大的應(yīng)用意義，而且具有相當(dāng)大的經(jīng)濟(jì)價(jià)值。 本文首先介紹了線(xiàn)形分組碼及其子碼循環(huán)碼、BCH碼的基礎(chǔ)理論知識(shí)，重點(diǎn)介紹了BCH碼的重要分支RS碼的常用編解碼算法。由于其算法在有限域上進(jìn)行，接著介紹了有限域的有關(guān)理論。基于RS碼傳統(tǒng)的單倍結(jié)構(gòu)，本文提出了一種八倍并行編碼及九倍并行解碼方案，并用Verilog HDL語(yǔ)言實(shí)現(xiàn)。其中編碼器基于傳統(tǒng)的線(xiàn)性反饋移位寄存器除法電路并進(jìn)行八倍并行擴(kuò)展，譯碼器關(guān)鍵方程求解模塊基于修正的歐幾里德算法設(shè)計(jì)了一種便于硬件實(shí)現(xiàn)的脈動(dòng)關(guān)鍵方程求解結(jié)構(gòu)，其他模塊均采用九倍并行實(shí)現(xiàn)。由于進(jìn)行了超前運(yùn)算、流水線(xiàn)及并行處理，使編解碼的數(shù)據(jù)吞吐量大為提高，同時(shí)延時(shí)更小。 本論文設(shè)計(jì)了C++仿真平臺(tái)，并與HDL代碼結(jié)果進(jìn)行了對(duì)比驗(yàn)證。Verilog HDL代碼經(jīng)過(guò)modelsim仿真驗(yàn)證，并在ALTERA STRATIX3 EP3SL15OF1152C2 FPGA上進(jìn)行綜合驗(yàn)證以及靜態(tài)時(shí)序分析，綜合軟件為QUATURSⅡ V8．0。驗(yàn)證及測(cè)試表明，本設(shè)計(jì)在滿(mǎn)足編解碼基本功能的基礎(chǔ)上，能夠?qū)崿F(xiàn)數(shù)據(jù)的高吞吐量和低延時(shí)傳輸，達(dá)到性能指標(biāo)要求。本論文在基于FPGA的RS（255，223）編解碼器的高速并行實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價(jià)值。
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：思琦琦
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