H.264視頻編解碼標準以其高壓縮比、高圖像質量、良好的網絡適應性等優點在數字電視廣播、網絡視頻流媒體傳輸、視頻實時通信等許多方面得到了廣泛應用。提高H.264幀內預測的速度，對于實時性要求較高的場合具有重大的意義。為此，論文在總結國內外相關研究的基礎上，針對H.264幀內預測的軟件實現具有運算量大、實時性差等缺點，提出了一種基于FPGA的高并行、多流水線結構的幀內預測算法的硬件實現。 論文在詳細闡述H.264幀內預測編碼技術的基礎上，分析了17種預測模式算法，通過Matlab仿真建模，直觀地給出了預測模式的預測效果，并在JM12.2官方驗證平臺上測試比較各種預測模式對編碼性能的影響，以此為根據對幀內預測模式進行裁剪。接著論文提出了基于FPGA的幀內預測系統的設計方案，將前段采集劍的RGB圖像通過色度轉換模塊轉換成YCbCr圖像，存入片外SDRAM中，控制模塊負責讀寫數掘送入幀內預測模塊進行處理。幀內預測模塊中，采用一種并行結構的可配置處理單元，即先求和再移位最后限幅的電路結構，來計算各預測模式下的預測值，極大地減小了預測電路的復雜度。針對預測模式選擇算法，論文采用多模式并行運算的方法，即多個結構相同的殘差計算模塊，同時計算各種預測模式對應的SATD值，充分發揮FPGA高速并行處理的能力。其中Hadamard變換使用行列分離的變換方法，采用蝶形快速變換、流水線設計提高硬件的工作效率。最后，論文設計了LCD顯示模塊直觀地顯示所得到的最佳預測模式。 整個幀內預測系統被劃分成多個功能模塊，采用層次化、模塊化的設計思想，并采用流水線結構和乒乓操作來提高系統的并行性、運行速度和總線利用率。所有模塊用Verilog語言設計，由Modelsim仿真和集成開發環境ISE9.1綜合。仿真與綜合結果表明，系統時鐘頻率最高達到106.7MHz。該設計在完成功能的基礎上，能夠較好地滿足實時性要求。論文對于研究基于FPGA的H.264視頻壓縮編碼系統進行了有益的探索，具有一定的實用價值。
上傳時間： 2013-07-21
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隨著多媒體技術的發展，數字圖像處理已經成為眾多應用系統的核心和基礎。它的發展主要依賴于兩個性質不同、自成體系但又緊密相關的研究領域：圖像處理算法及其相應的電路實現。圖像處理系統的硬件實現—般有三種方式：專用的圖像處理器件集成芯片(Application Specific Integrated Circuit)、數字信號處理器(Digital Signal Process)和現場可編程門陣列(Field Programmable Gate Array)以及相關電路組成。它們可以實時高速完成各種圖像處理算法。圖像處理中，低層的圖像預處理的數據量很大，要求處理速度快，但運算結果相對比較簡單。相對于其他兩種方式，基于FPGA的圖像處理方式的系統更適合于圖像的預處理。本文設計了—種基于FPGA的小波域圖像去噪系統。首先，闡述了基于小波變換的圖像去噪算法原理，重點討論了小波鄰域閾值(NeighShrink)去噪算法，并給出了該算法相應的Matlab 仿真；然后，為了改進鄰域閾值去噪算法中對每個分解子帶都采用相同鄰域和閾值的缺點，本文提出了基于最小二乘支持向量機(LS-SVM)分類的鄰域閾值去噪算法和以斯坦無偏估計 (SURE)為準則同時結合小波系數尺度間關系的鄰域閾值去噪算法。經Matlab實驗表明，相比于其他幾種經典算法，本文提出的兩種改進算法在濾除噪聲的同時能更好地保護圖像細節，并在較高噪聲情況下能獲得更高的峰值信噪比。在此基礎上本文將提出的改進小波鄰域閾值去噪算法進行了相應的簡化，以滿足低噪聲處理要求且易于在FPGA上實現；最后，給出了基于 FPGA的小波鄰域閾值去噪系統的總體結構和FPGA內部各功能模塊的具體實現方案，包括二維離散小波變換模塊、二維離散小波逆變換模塊、SDRAM存儲器控制模塊、去噪計算模塊和系統核心控制模塊，并對各個系統模塊和整體進行了仿真驗證，結果表明本文設計的基于FPGA 的小波鄰域閾值去噪系統能滿足實際的圖像處理要求，具有一定的理論和實際應用價值。關鍵詞：圖像處理系統，FPGA，圖像去噪算法，小波變換
上傳時間： 2013-05-16
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圖像處理技術應用越來越廣泛，特別是工業檢測領域。然而，圖像處理技術應用的基礎是圖像的獲取，為了更加靈活地設計各種應用產品，本課題研究基于FPGA的面陣 CCD驅動傳輸電路設計，利用該電路能夠獲取高質量、高分辨率的圖像，為后續的圖像處理技術應用打下基礎。本文首先介紹了研究意義、CCD圖像傳感器的發展以及FPGA的產生與發展，接著提出了面陣CCD成像系統總體設計方案，然后針對關鍵電路的設計進行詳盡的分析和說明，這些電路包括時序發生電路、存儲器控制電路、USB接口電路以及電源調理電路。其中時序發生電路主要用于產生CCD正常工作所需的各種時序信號以及A/D變換芯片AD9824 所需的工作時序，這些時序都是由FPGA產生的，文中給出了FPGA邏輯設計的基本過程以及仿真波形。本系統采用SDRAM緩存圖像信號，為了完成SDRAM的寫入、讀出以及定時刷新，利用FPGA生成存儲器控制電路。系統采用USB接口與計算機通信，因此FPGA 中設計了相應邏輯電路與CY7C68013A USB接口芯片實現信號握手及數據通信，進而與 PC機通信。為了保證各個芯片正常工作，設計電源調理電路實現將輸入5V電源轉換成多種電壓向各個芯片供電。經過初步調試，并根據仿真結果判斷驅動傳輸電路基本達到設計要求。關鍵詞：FPGA，CCD，A/D變換，SDRAM，USB，驅動時序
上傳時間： 2013-04-24
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· SmartARM2400是廣州致遠電子有限公司精心設計的一款集教學、競賽、工控開發于一身的開發套件，套件以NXP公司的LPC2478為核心，該芯片具有EMC（外部總線接口），可支持核心板上集成的32M SDRAM和2MB NOR Flash，并提供4路串口、1路IrDA接口、1路10/100M以太網接口、2個CAN-bus接口、1路I2S接口、1路USB OTG接口、1路USB Hos
上傳時間： 2013-06-22
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·摘要： DDB SDRAM使用雙倍數據速率結構,它能獲得比SDRAM更高的性能.DDR SDRAM需要特定的DDB控制器才能完成與DSP、FPGA之間的通信.由于Xilinx VirtexTM-4系列FPGA具備ChipSync源同步技術等優勢,本設計采用它來實現DDRSDRAM控制器.該DDR SDRAM控制器采用直接時鐘數據捕獲技術,本文將重點闡述該技術.
標簽： Xilinx_FPGA DDR_SDRAM 控制器
上傳時間： 2013-05-24
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· SmartARM2400是廣州致遠電子有限公司精心設計的一款集教學、競賽、工控開發于一身的開發套件，套件以NXP公司的LPC2478為核心，該芯片具有EMC（外部總線接口），可支持核心板上集成的32M SDRAM和2MB NOR Flash，并提供4路串口、1路IrDA接口、1路10/100M以太網接口、2個CAN-bus接口、1路I2S接口、1路USB OTG接口、1路USB Hos
上傳時間： 2013-07-27
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DNE是USB下載工具，可以把bin文件下載到開發板的SDRAM中，來測試開發板能否正常運行。
標簽： DNW
上傳時間： 2013-04-24
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- 型ADC是現代語音頻帶、音頻和高分辨率精密工業測量應用所青睞的轉換器。
上傳時間： 2013-11-14
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數年以來，逐次逼近型ADC一直是數據采集系統的主要依靠
上傳時間： 2013-10-28
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本教程首先概括討論作為 ash轉換器基本構建模塊的比較器。
上傳時間： 2013-12-13
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