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sdram

同步動(dòng)態(tài)隨機(jī)存取內(nèi)存（synchronousdynamicrandom-accessmemory，簡(jiǎn)稱(chēng)sdram）是有一個(gè)同步接口的動(dòng)態(tài)隨機(jī)存取內(nèi)存（DRAM）。通常DRAM是有一個(gè)異步接口的，這樣它可以隨時(shí)響應(yīng)控制輸入的變化。而sdram有一個(gè)同步接口，在響應(yīng)控制輸入前會(huì)等待一個(gè)時(shí)鐘信號(hào)，這樣就能和計(jì)算機(jī)的系統(tǒng)總線(xiàn)同步。時(shí)鐘被用來(lái)驅(qū)動(dòng)一個(gè)有限狀態(tài)機(jī)，對(duì)進(jìn)入的指令進(jìn)行管線(xiàn)(Pipeline)操作。這使得sdram與沒(méi)有同步接口的異步DRAM(asynchronousdram)相比，可以有一個(gè)更復(fù)雜的操作模式。

sdram控制器的源代碼打包下載

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標(biāo)簽： sdram 控制器源代碼

上傳時(shí)間： 2017-02-26

上傳用戶(hù)：wang5829
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上傳時(shí)間： 2014-01-26

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Simple sdram controller source code for Altera DE2 board

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標(biāo)簽： controller Simple Altera source

上傳時(shí)間： 2013-12-25

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Datasheet for K4M511633C chip. It s a 8M x 16Bit x 4 Banks Mobile sdram from Samsung.

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標(biāo)簽： K4M511633C Datasheet Samsung Mobile

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artera 的一個(gè)sdram 模型（verilog）

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標(biāo)簽： verilog artera sdram 模型

上傳時(shí)間： 2014-12-08

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Altera 官方提供的sdram控制器,verilog的

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標(biāo)簽： verilog Altera sdram 控制器

上傳時(shí)間： 2013-12-16

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It is a first time code being developed to designers who want to get your DDR2 sdram on-board in Spa

It is a first time code being developed to designers who want to get your DDR2 sdram on-board in Spartan 3AN Starter Kit - Diligent fully working.

標(biāo)簽： developed designers on-board first

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Modelsim DDR2 sdram files

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標(biāo)簽： Modelsim sdram files DDR2

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leon ep2s60 ddr use altera statix2 and add ddr sdram

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標(biāo)簽： ddr statix2 altera sdram

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Data Sheet 512Mb D-die DDR sdram Specification

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標(biāo)簽： Specification D-die Sheet sdram

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