mm to mil tool,mm to mil tool_mm轉mil轉換工具
上傳時間： 2013-11-14
上傳用戶：crazyer
用EDA軟件實現電子電路的設計與仿真，極大地提高了電子電路設計的效率和效益，已成為電路設計的重要手段。學習和掌握這一技術十分重要。在各種仿真軟件中，Protel 99 SE獨領風騷，它豐富的仿真器件庫和齊全的仿真功能，使它能勝任大多數電路的仿真工作，再加上前端的原理圖輸人和后端的仿真結果輸出都具有易學易用的風格，從而倍受廣大電路設計人員的青睞。使用Protel 99 SE進行電路仿真時，不需要編寫網表文件(盡管它使用與PSPICE相同的仿真內核)，系統將根據所畫電路圖自動生成網表文件并進行仿真，仿真類型的選擇通過對話框完成，十分方便。然而，仿真時有關參數的設置仍然具有較高的技術含量，它既需要對電路原理的深刻把握，又需要注意軟件的特點。能否正確設置好仿真參數，是仿真能否順利進行的關鍵。本文將通過幾個實例討論這一問題
上傳時間： 2013-10-21
上傳用戶：gaojiao1999
PowerPCB 為用戶提供了一套快捷命令。快捷命令主要用于那些在設計過程需頻繁更改設定的操作，如改變線寬、布線層、改變設計Grid 等都可以通過快捷命令來實現。快捷命令命令的操作方法如下：從鍵盤上輸入命令字符串，按照格式輸入數值，然后再輸入回車鍵即可。
上傳時間： 2013-11-18
上傳用戶：sunjet
PADS-PowerLogic and PowerPcb實用教程
標簽： PADS-PowerLogic PowerPcb and 實用教程
上傳時間： 2014-01-24
上傳用戶：qiaoyue
PowerPCB快捷命令
上傳時間： 2013-11-20
上傳用戶：xywhw1
包括了PROTEL 99 SE 軟件使用教案
上傳時間： 2013-11-02
上傳用戶：caoyuanyuan1818
歡迎使用 PowerPCB 教程。本教程描述了 PADS-PowerPCB 的絕大部分功能和特點，以及使用的各個過程，這些功能包括： · 基本操作 · 建立元件(Component) · 建立板子邊框線(Board outline) · 輸入網表(Netlist) · 設置設計規則(Design Rule) · 元件(Part)的布局(Placement) · 手工和交互的布線 · SPECCTRA全自動布線器(Route Engine) · 覆銅(Copper Pour) · 建立分隔/混合平面層(Split/mixed Plane) · Microsoft的目標連接與嵌入(OLE)(Object Linking Embedding) · 可選擇的裝配選件(Assembly options) · 設計規則檢查(Design Rule Check) · 反向標注(Back Annotation) · 繪圖輸出(Plot Output) 使用本教程后，你可以學到印制電路板設計和制造的許多基本知識。
上傳時間： 2013-10-08
上傳用戶：x18010875091
本文利用Verilog HDL 語言自頂向下的設計方法設計多功能數字鐘，突出了其作為硬件描述語言的良好的可讀性、可移植性和易理解等優點，并通過Altera QuartusⅡ 4.1 和ModelSim SE 6.0 完成綜合、仿真。此程序通過下載到FPGA 芯片后，可應用于實際的數字鐘顯示中。 關鍵詞：Verilog HDL；硬件描述語言；FPGA Abstract: In this paper, the process of designing multifunctional digital clock by the Verilog HDL top-down design method is presented, which has shown the readability, portability and easily understanding of Verilog HDL as a hard description language. Circuit synthesis and simulation are performed by Altera QuartusⅡ 4.1 and ModelSim SE 6.0. The program can be used in the truly digital clock display by downloading to the FPGA chip. Keywords: Verilog HDL；hardware description language；FPGA
上傳時間： 2013-11-10
上傳用戶：hz07104032
由于Powerpcb(pads)本身布不了蛇形線,要用pads帶的Blazeroutel來布.Blazeroute是PADS專用的布線工具.用Blazeroute打開pcb,如圖
上傳時間： 2013-12-23
上傳用戶：yuanyuan123
PCB設計問題集錦 問：PCB圖中各種字符往往容易疊加在一起，或者相距很近，當板子布得很密時，情況更加嚴重。當我用Verify Design進行檢查時，會產生錯誤，但這種錯誤可以忽略。往往這種錯誤很多，有幾百個，將其他更重要的錯誤淹沒了，如何使Verify Design會略掉這種錯誤，或者在眾多的錯誤中快速找到重要的錯誤。 答：可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯誤數目。但一定要檢查是否真正屬于不需要的文字。 問： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：這是有關制造方面的一個檢查，您沒有相關設定，所以可以不檢查。 問： 怎樣導出jop文件？答：應該是JOB文件吧？低版本的powerPCB與PADS使用JOB文件。現在只能輸出ASC文件，方法如下STEP：FILE/EXPORT/選擇一個asc名稱/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點擊OK/完成然后在低版本的powerPCB與PADS產品中Import保存的ASC文件，再保存為JOB文件。 問： 怎樣導入reu文件？答：在ECO與Design 工具盒中都可以進行，分別打開ECO與Design 工具盒，點擊右邊第2個圖標就可以。 問： 為什么我在pad stacks中再設一個via:1(如附件）和默認的standardvi(如附件）在布線時V選擇1，怎么布線時按add via不能添加進去這是怎么回事，因為有時要使用兩種不同的過孔。答：PowerPCB中有多個VIA時需要在Design Rule下根據信號分別設置VIA的使用條件，如電源類只能用Standard VIA等等，這樣操作時就比較方便。詳細設置方法在PowerPCB軟件通中有介紹。 問：為什么我把On-line DRC設置為prevent..移動元時就會彈出(圖2),而你們教程中也是這樣設置怎么不會呢?答：首先這不是錯誤,出現的原因是在數據中沒有BOARD OUTLINE.您可以設置一個,但是不使用它作為CAM輸出數據. 問：我用ctrl+c復制線時怎設置原點進行復制，ctrl+v粘帖時總是以最下面一點和最左邊那一點為原點 答： 復制布線時與上面的MOVE MODE設置沒有任何關系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專門介紹. 問：用(圖4)進行修改線時拉起時怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。答： 具體條件不明,請檢查一下您的DESIGN GRID,是否太大了. 問： 好不容易拉起右邊但是用(圖6)修改線怎么改怎么下面都會有一條不能和在一起，而你教程里都會好好的(圖8)答：這可能還是與您的GRID 設置有關,不過沒有問題,您可以將不需要的那段線刪除.最重要的是需要找到布線的感覺,每個軟件都不相同,所以需要多練習。 問： 尊敬的老師:您好！這個圖已經畫好了，但我只對（如圖1）一種的完全間距進行檢查，怎么錯誤就那么多，不知怎么改進。請老師指點。這個圖在附件中請老師幫看一下，如果還有什么問題請指出來，本人在改進。謝！！！！！答：請注意您的DRC SETUP窗口下的設置是錯誤的,現在選中的SAME NET是對相同NET進行檢查,應該選擇NET TO ALL.而不是SAME NET有關各項參數的含義請仔細閱讀第5部教程. 問： U101元件已建好，但元件框的拐角處不知是否正確，請幫忙CHECK 答：元件框等可以通過修改編輯來完成。問： U102和U103元件沒建完全，在自動建元件參數中有幾個不明白：如：SOIC--》silk screen欄下spacing from pin與outdent from first pin對應U102和U103元件應寫什么數值，還有這兩個元件SILK怎么自動設置，以及SILK內有個圓圈怎么才能畫得與該元件參數一致。 答：Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin是第一PIN與SILK端點間的距離.請根據元件資料自己計算。
上傳時間： 2014-01-03
上傳用戶：Divine
