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  • stratix V FPGA 28 nm創新技術超越摩爾定律

      本白皮書介紹 stratix V FPGA 是怎樣幫助用戶提高帶寬同時保持其成本和功耗預算不變。在工藝方法基礎上,Altera 利用 FPGA 創新技術超越了摩爾定律,滿足更大的帶寬要求,以及成本和功耗預算。Altera stratix ® V FPGA 通過 28-Gbps 高功效收發器突破了帶寬限制,支持用戶使用嵌入式 HardCopy ®模塊將更多的設計集成到單片FPGA中,部分重新配置功能還提高了靈活性。

    標簽: stratix FPGA 28 創新技術

    上傳時間: 2013-10-30

    上傳用戶:luke5347

  • Altera公司 stratix V GX FPGA開發板電路圖

        本資料是關于Altera公司 stratix V GX FPGA開發板電路圖的資料。資料包括開發板原理圖、PCB圖。

    標簽: stratix Altera FPGA GX

    上傳時間: 2014-01-22

    上傳用戶:18707733937

  • stratix V FPGA 28 nm創新技術超越摩爾定律

      本白皮書介紹 stratix V FPGA 是怎樣幫助用戶提高帶寬同時保持其成本和功耗預算不變。在工藝方法基礎上,Altera 利用 FPGA 創新技術超越了摩爾定律,滿足更大的帶寬要求,以及成本和功耗預算。Altera stratix ® V FPGA 通過 28-Gbps 高功效收發器突破了帶寬限制,支持用戶使用嵌入式 HardCopy ®模塊將更多的設計集成到單片FPGA中,部分重新配置功能還提高了靈活性。

    標簽: stratix FPGA 28 創新技術

    上傳時間: 2013-10-08

    上傳用戶:壞天使kk

  • Altera公司 stratix V GX FPGA開發板電路圖

        本資料是關于Altera公司 stratix V GX FPGA開發板電路圖的資料。資料包括開發板原理圖、PCB圖。

    標簽: stratix Altera FPGA GX

    上傳時間: 2013-10-25

    上傳用戶:風為裳的風

  • 4-7segment led display Verilog code. Implemented at stratix EP1S25 DSP development board.

    4-7segment led display Verilog code. Implemented at stratix EP1S25 DSP development board.

    標簽: Implemented development segment display

    上傳時間: 2014-01-12

    上傳用戶:水中浮云

  • Interpolation FIR Design Example for stratix Devices

    Interpolation FIR Design Example for stratix Devices

    標簽: Interpolation Example Devices stratix

    上傳時間: 2014-01-19

    上傳用戶:zhouli

  • stratix里實現快速傅立葉變換的具體源碼

    stratix里實現快速傅立葉變換的具體源碼,以及優化說明

    標簽: stratix 傅立葉變換 源碼

    上傳時間: 2015-12-30

    上傳用戶:LIKE

  • 本文主要分析了FIR數字濾波器的基本結構和硬件構成特點,簡要介紹了FIR濾波器實現的方式優缺點 結合Altera公司的stratix系列產品的特點,以一個基于MAC的8階FIR數字濾波器的設計為例,給

    本文主要分析了FIR數字濾波器的基本結構和硬件構成特點,簡要介紹了FIR濾波器實現的方式優缺點 結合Altera公司的stratix系列產品的特點,以一個基于MAC的8階FIR數字濾波器的設計為例,給出了使用Verilog硬件描述語言進行數字邏輯設計的過程和方法,并且在QuartusⅡ的集成開發環境下編寫HDL代碼,進行綜合 利用QuartusⅡ內部的仿真器對設計做脈沖響應仿真和驗證。

    標簽: FIR stratix Altera MAC

    上傳時間: 2017-01-24

    上傳用戶:Miyuki

  • This document gives the code for programming a CC2500 transceiver using Altera stratix FPGA. The FPG

    This document gives the code for programming a CC2500 transceiver using Altera stratix FPGA. The FPGA and CC2500 are connected through SPI mode with the FPGA as the master and CC2500 as the slave.

    標簽: programming transceiver document stratix

    上傳時間: 2014-01-15

    上傳用戶:wuyuying

  • DDR2控制器IP的設計與FPGA實現.rar

    DDR2 SDRAM是目前內存市場上的主流內存。除了通用計算機系統外,大量的嵌入式系統也紛紛采用DDR2內存,越來越多的SoC系統芯片中會集成有DDR2接口模塊。因此,設計一款匹配DDR2的內存控制器將會具有良好的應用前景。 論文在研究了DDR2的JEDEC標準的基礎上,設計出DDR2控制器的整體架構,采用自項向下的設計方法和模塊化的思想,將DDR2控制器劃分為若干模塊,并使用Verilog HDL語言完成DDR2控制器IP軟核中初始化模塊、配置模塊、執行模塊和數據通道模塊的RTL級設計。根據在設計中遇到的問題,對DDR2控制器的整體架構進行改進與完善。在分析了Altera數字PHY的基本性能的基礎上,設計DDR2控制器與數字PHY的接口模塊。搭建DDR2控制器IP軟核的仿真驗證平臺,針對設計的具體功能進行仿真驗證,并實現在Altera stratix II GX90開發板上對DDR2存儲芯片基本讀/寫操作控制的FPGA功能演示。 論文設計的DDR2控制器的主要特點是: 1.支持數字PHY電路,不需要實際的硬件電路就完成DDR2控制器與DDR2存儲芯片之間的物理層接口,節約了設計成本,縮小了硬件電路的體積。 2.將配置口從初始化模塊中分離出來,簡化了具體操作。 3.支持多個DDR2存儲芯片,使得DDR2控制器的應用范圍更為廣闊。 4.支持DDR2的三項新技術,充分發揮DDR2內存的特性。 5.自動DDR2刷新控制,方便用戶對DDR2內存的控制。

    標簽: DDR2 FPGA 控制器

    上傳時間: 2013-06-10

    上傳用戶:ynzfm

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