synopsys icc 使用參考腳本
標簽： icc
上傳時間： 2017-02-10
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本文主要介紹如何在Vivado設計套件中進行時序約束，原文出自Xilinx中文社區(qū)。 Vivado軟件相比于ISE的一大轉(zhuǎn)變就是約束文件，ISE軟件支持的是UCF(User Constraints File)，而Vivado軟件轉(zhuǎn)換到了XDC(Xilinx Design Constraints)。XDC主要基于SDC(synopsys Design Constraints)標準，另外集成了Xilinx的一些約束標準，可以說這一轉(zhuǎn)變是Xilinx向業(yè)界標準的靠攏。Altera從TimeQuest開始就一直使用SDC標準，這一改變，相信對于很多工程師來說是好事，兩個平臺之間的轉(zhuǎn)換會更加容易些。
標簽： VIVADO 集成開發(fā)環(huán)境 時序約束
上傳時間： 2018-07-13
上傳用戶：yalsim
synopsys' widely-used design constraints format, known as SDC, describes the "design intent" and surrounding constraints for synthesis, clocking, timing, power, test and environmental and operating conditions. SDC has been in use and evolving for more than 20 years, making it the most popular and proven format for describing design constraints. Essentially all synthesized designs use SDC and numerous EDA companies have translators that can read and process SDC.
上傳時間： 2018-07-13
上傳用戶：yalsim
本文主要介紹如何在Wado設計套件中進行時序約束，原文出自 xilinx中文社區(qū)。1 Timing Constraints in Vivado-UCF to xdcVivado軟件相比于sE的一大轉(zhuǎn)變就是約束文件，5E軟件支持的是UcF（User Constraints file，而 Vivado軟件轉(zhuǎn)換到了XDc（Xilinx Design Constraints）。XDC主要基于SDc（synopsys Design Constraints）標準，另外集成了Xinx的一些約束標準可以說這一轉(zhuǎn)變是xinx向業(yè)界標準的靠攏。Altera從 TimeQuest開始就一直使用SDc標準，這一改變，相信對于很多工程師來說是好事，兩個平臺之間的轉(zhuǎn)換會更加容易些。首先看一下業(yè)界標準SDc的原文介紹：synopsys widely-used design constraints format, known as sDc, describes the design intent"and surrounding constraints for synthesis, clocking, timing, power, test and environmental and operating conditions. sDc has been in use and evolving for more than 20 years, making it the most popular and proven format for describing design constraints. Essentially all synthesized designs use SDc and numerous EDa companies have translators that can read and process sDc
標簽： vivado
上傳時間： 2022-03-26
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saber仿真軟件是美國synopsys公司的一款EDA軟件，被譽為全球最先進的系統(tǒng)仿真軟件，是唯一的多技術、多領域的系統(tǒng)仿真產(chǎn)品，現(xiàn)已成為混合信號、混合技術設計和驗證工具的業(yè)界標準，可用于電子、電力電子、機電一體化、機械、光電、光學、控制等不同類型系統(tǒng)構成的混合系統(tǒng)仿真，為復雜的混合信號設計與驗證提供了一個功能強大的混合信號仿真器，兼容模擬、數(shù)字、控制量的混合仿真，可以解決從系統(tǒng)開發(fā)到詳細設計驗證等一系列問題。Saber仿真軟件從2004年進入中國，迄今已有12年歷史，但遺憾的是，至今任然沒有一本比較系統(tǒng)全面講解Saber仿真軟件的書籍，最權威的是網(wǎng)上流傳的04版synopsys公司的培訓教程，此外就是各個論壇上零星的技術貼，這給使用者尤其是初學者帶來許多困惑和不便，經(jīng)常在論壇或討論群中有使用者在問，這個參數(shù)適什么含義，如何設置，仿真出現(xiàn)這樣的錯誤信息是什么問題造成的。雖然有時會有高手解答，但更多時候得不到答案。筆者在初學saber仿真軟件時也和許多初學者一樣深感困惑和痛苦，所以當感覺對該軟件基本入門后，便想到與廣大的電源工程師和初學者分享學習心得和體會，使初學者能盡快入門，對初級使用者能進一步提高軟件的使用水平。
上傳時間： 2022-03-29
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synopsys 芯片開發(fā)環(huán)境搭建完整教程。
上傳時間： 2022-06-10
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GPIB為PC機與可編程儀器之間的連接系統(tǒng)定義了電氣、機械、功能和軟件特性。在自動測試領域中，GPIB通用接口是測試儀器常用的接口方式，具有一定的優(yōu)勢。通過GPIB組建自動測試系統(tǒng)方便且費用低廉。而GPIB控制芯片是自動測試系統(tǒng)中的關鍵芯片。目前，此類芯片只有國外少數(shù)公司生產(chǎn)，不僅價格昂貴，而且購買不便。因此，GPIB接口芯片的國產(chǎn)化、自主化對我國的自動測試產(chǎn)業(yè)具有重大的意義。本文通過對IEEE-488協(xié)議的理解與裁減，定義了一款包含具有講者，聽者，控者三個功能的GPIB接口控制規(guī)范。采用標準數(shù)字IC設計流程，對協(xié)議狀態(tài)機化簡后，進行了RTL級的Verilog編碼設計，基于FPGA進行了原型驗證。根據(jù)需要，對芯片的內(nèi)部進行了時鐘門控處理來降低功耗。采用芯片引腳復用和JTAG測試原理，對芯片內(nèi)部增加了測試電路，方便了內(nèi)部狀態(tài)的測試，實現(xiàn)了可測試性設計。該芯片的工作時鐘頻率為8MHz，通過synopsys的工具DC對源代碼進行了綜合；使用PT對設計進行了靜態(tài)時序分析；采用Cadence公司的Silicon Ensemble對綜合后的網(wǎng)表進行了版圖設計，對芯片內(nèi)部的電源網(wǎng)絡和時鐘樹做了特殊處理，在國外的某5V0.5/m標準數(shù)字單元庫下進行了mapping，芯片規(guī)模10萬門左右，裸片面積為1.5mm×1.7mm。
上傳時間： 2022-06-25
上傳用戶：zhaiyawei
Sentaurus是synopsys公司的專門用于半導體器件制造工藝和電學特性仿真的EDA軟件，可以給出摻雜、電勢分布等物理特性。
上傳時間： 2022-06-27
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synopsys公司出品的hsim仿真工具，速度快精度低,含有詳細教程及示例。
標簽： hsim
上傳時間： 2022-07-02
上傳用戶：gaoxianze
《集成電路設計制造中EDA工具實用教程》共17章，分為三個部分。第一部分介紹半導體工藝和半導體器件仿真工具，分別介紹了synopsys公司的TSUPREM4/MEDICI，ISE TCAD和Silvaco公司的Athena/Atlas等TCAD工具及其使用，并以ESD靜電放電防護器件的設計及驗證為實例介紹這些軟件工具的應用。第二部分介紹了模擬集成電路設計工具的應用，輔以典型模擬IC電路的設計實例，以Cadence設計流程中的工具為主，同時也介紹了業(yè)界常用的synopsys的Hspice電路仿真工具和Mentor Graphics的Calibre版圖驗證工具。第三部分為數(shù)字集成電路的設計工具使用教程，分別介紹了用Matlab進行系統(tǒng)級驗證、用ModelSim和NC-Verilog進行HDL描述和仿真、用Xilinx ISE進行EPGA驗證設計、用synopsys的Design Compiler工具進行邏輯綜合以及使用Cadence的SE和SOC Encounter進行IC后端設計等。最后介紹了可測性設計的基本概念和流程。
上傳時間： 2022-07-16
上傳用戶：zhaiyawei
