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test_bench

  • 全加器的VHDL_CODE和test_bench 無須解壓縮密碼

    全加器的VHDL_CODE和test_bench 無須解壓縮密碼

    標簽: test_bench VHDL_CODE 全加器

    上傳時間: 2013-12-22

    上傳用戶:hongmo

  • 8篇測試向量(test_bench)和波形產生的例子(VHDL語言

    8篇測試向量(test_bench)和波形產生的例子(VHDL語言,開發環境:FPGA)

    標簽: test_bench VHDL 測試 向量

    上傳時間: 2013-12-10

    上傳用戶:qiao8960

  • SDRAM讀寫控制的實現與Modelsim仿真

    軟件開發環境:ISE 7.1i 硬件開發環境:紅色颶風II代-Xilinx版 1. 本實例用于控制開發板上面的SDRAM完成讀寫功能; 先向SDRAM里面寫數據,然后再將數據讀出來做比較,如果不匹配就通過LED變亮顯示出來,如果一致,LED就不亮。 2. part1目錄是使用Modelsim仿真的工程; 3. part2目錄是在開發版上面驗證的工程; 2.1. part1_32目錄是4m32SDRAM的仿真工程; 2.2. part1_16目錄是4m16SDRAM的仿真工程; \model文件夾里面是仿真模型; \rtl文件夾里面是源文件; \sim文件夾里面是仿真工程; \test_bench文件夾里面是測試文件; \wave文件夾里面是仿真波形。 3.1. 工程在\project文件夾里面; 3.2. 源文件和管腳分配在\rtl文件夾里面; 3.3. 下載文件在\download文件夾里面,.mcs為PROM模式下載文件,.bit為JTAG調試下載文件。

    標簽: Modelsim SDRAM 讀寫 控制

    上傳時間: 2013-04-24

    上傳用戶:ZJX5201314

  • <Floating Point Unit Core> fpupack.vhd pre_norm_addsub.vhd addsub_28.vhd post_norm_addsub.

    <Floating Point Unit Core> fpupack.vhd pre_norm_addsub.vhd addsub_28.vhd post_norm_addsub.vhd pre_norm_mul.vhd mul_24.vhd vcom serial_mul.vhd post_norm_mul.vhd pre_norm_div.vhd serial_div.vhd post_norm_div.vhd pre_norm_sqrt.vhd sqrt.vhd post_norm_sqrt.vhd comppack.vhd fpu.vhd ***For simulation **** To run the simulation read readme.txt in folder test_bench.

    標簽: vhd post_norm_addsub pre_norm_addsub Floating

    上傳時間: 2014-01-18

    上傳用戶:czl10052678

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