10pin jtag接口定義 表1 Rainbow Blaster 的10PIN 母頭接口定義引AS 模式 PS 模式 JTAG 模式腳 信號名 描述 信號名 描述 信號名 描述1 DCLK 時鐘信號 DCLK 時鐘信號 TCK 時鐘信號2 GND 信號地 GND 信號地 GND 信號地3 CONF_DONE 配置完畢 CONF_DONE 配置完畢 TDO 數據來自于器件4 VCC(TRGT) 目標電源 VCC(TRGT) 目標電源 VCC(TRGT) 目標電源5 nCONFIG 配置控制 nCONFIG 配置控制 TMS JTAG 狀態機控制6 nCE Cyclone 芯片使能/ /7 DATAOUT AS 數據輸出 nSTATUS 配置狀態 /8 nCS 串行配置器件芯片使能/ /9 ASDI AS 數據輸入 DATA0 數據到器件 TDI 數據到器件10 GND 信號地 GND 信號地 GND 信號地
標簽： jtag pin 10 接口定義
上傳時間： 2014-04-02
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什么是JTAG 到底什么是JTAG呢？ JTAG(Joint Test Action Group)聯合測試行動小組)是一種國際標準測試協議（IEEE 1149.1兼容），主要用于芯片內部測試。現在多數的高級器件都支持JTAG協議，如DSP、FPGA器件等。標準的JTAG接口是4線：TMS、 TCK、TDI、TDO，分別為模式選擇、時鐘、數據輸入和數據輸出線。 JTAG最初是用來對芯片進行測試的，基本原理是在器件內部定義一個TAP（Test Access Port�測試訪問口）通過專用的JTAG測試工具對進行內部節點進行測試。JTAG測試允許多個器件通過JTAG接口串聯在一起，形成一個JTAG鏈，能實現對各個器件分別測試。現在，JTAG接口還常用于實現ISP（In-System rogrammable�在線編程），對FLASH等器件進行編程。 JTAG編程方式是在線編程，傳統生產流程中先對芯片進行預編程現再裝到板上因此而改變，簡化的流程為先固定器件到電路板上，再用JTAG編程，從而大大加快工程進度。JTAG接口可對PSD芯片內部的所有部件進行編程 JTAG的一些說明 通常所說的JTAG大致分兩類，一類用于測試芯片的電氣特性，檢測芯片是否有問題；一類用于Debug；一般支持JTAG的CPU內都包含了這兩個模塊。 一個含有JTAG Debug接口模塊的CPU，只要時鐘正常，就可以通過JTAG接口訪問CPU的內部寄存器和掛在CPU總線上的設備，如FLASH，RAM，SOC（比如4510B，44Box，AT91M系列）內置模塊的寄存器，象UART，Timers，GPIO等等的寄存器。 上面說的只是JTAG接口所具備的能力，要使用這些功能，還需要軟件的配合，具體實現的功能則由具體的軟件決定。 例如下載程序到RAM功能。了解SOC的都知道，要使用外接的RAM，需要參照SOC DataSheet的寄存器說明，設置RAM的基地址，總線寬度，訪問速度等等。有的SOC則還需要Remap，才能正常工作。運行Firmware時，這些設置由Firmware的初始化程序完成。但如果使用JTAG接口，相關的寄存器可能還處在上電值，甚至時錯誤值，RAM不能正常工作，所以下載必然要失敗。要正常使用，先要想辦法設置RAM。在ADW中，可以在Console窗口通過Let 命令設置，在AXD中可以在Console窗口通過Set命令設置。
標簽： jtag 接口 燒寫程序
上傳時間： 2013-10-23
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自制單片機MSP-FET430仿真器 前言：本想到市場買個自制的MSP-FET430仿真工具，但看其做工可不敢恭維。于是打開當時千元購買的FET（1個不夠用啊），又參網上提供的自制FET的資料，依南士接插件的外殼尺寸繪制了自認為布板較合理的PCB使用。上圖為電路參考原型，注意圖中FET 的連接形式（25 針屏蔽電纜轉接線，長度小于20 厘米的扁平線），這樣的連接更利于下載調試的可靠性。.....
標簽： MSP-FET 430 單片機 仿真器
上傳時間： 2013-11-20
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Xilinx UltraScale™ 架構針對要求最嚴苛的應用，提供了前所未有的ASIC級的系統級集成和容量。 UltraScale架構是業界首次在All Programmable架構中應用最先進的ASIC架構優化。該架構能從20nm平面FET結構擴展至16nm鰭式FET晶體管技術甚至更高的技術，同 時還能從單芯片擴展到3D IC。借助Xilinx Vivado®設計套件的分析型協同優化，UltraScale架構可以提供海量數據的路由功能，同時還能智能地解決先進工藝節點上的頭號系統性能瓶頸。 這種協同設計可以在不降低性能的前提下達到實現超過90%的利用率。 UltraScale架構的突破包括： • 幾乎可以在晶片的任何位置戰略性地布置類似于ASIC的系統時鐘，從而將時鐘歪斜降低達50% • 系統架構中有大量并行總線，無需再使用會造成時延的流水線，從而可提高系統速度和容量 • 甚至在要求資源利用率達到90%及以上的系統中，也能消除潛在的時序收斂問題和互連瓶頸 • 可憑借3D IC集成能力構建更大型器件，并在工藝技術方面領先當前行業標準整整一代 • 能在更低的系統功耗預算范圍內顯著提高系統性能，包括多Gb串行收發器、I/O以及存儲器帶寬 • 顯著增強DSP與包處理性能 賽靈思UltraScale架構為超大容量解決方案設計人員開啟了一個全新的領域。
標簽： UltraScale Xilinx 架構
上傳時間： 2013-11-17
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本資料是TI（德州儀器）推出的用于Xilinx和Altera FPGA的電源管理解決方案介紹。其主要內容包括：低失真調整器、步減控制器、集成FET轉換器、低功率集成FET轉換器等。
標簽： Xilinx Altera FPGA 電源管理
上傳時間： 2013-11-07
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上傳時間： 2013-12-23
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上傳時間： 2015-01-01
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如今的開關穩壓器和電源越來越緊湊，性能也日益強大，而越來越高的開關頻率是設計人員面臨的主要問題之一，正是它使得PCB的設計越來越困難。事實上，PCB版圖已經成為區分好與差的開關電源設計的分水嶺。本文針對如何一次性創建優秀PCB版圖提出一些建議。考慮一個將24V降為3.3V的3A開關穩壓器。設計這樣一個10W穩壓器初看起來不會太困難，設計人員可能很快就可以進入實現階段。不過，讓我們看看在采用Webench等設計軟件后，實際會遇到哪些問題。如果我們輸入上述要求，Webench會從若干IC中選出“Simpler Switcher”系列中的LM25576(一款包括3A FET的42V輸入器件)。該芯片采用帶散熱墊的TSSOP-20封裝。Webench菜單中包括了對體積或效率的設計優化。設計需要大容量的電感和電容，從而需要占用較大的PCB空間。Webench提供如表1的選擇。
標簽： PCB 開關電源 版圖設計
上傳時間： 2013-10-08
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本文將接續介紹電源與功率電路基板，以及數字電路基板導線設計。寬帶與高頻電路基板導線設計a.輸入阻抗1MHz，平滑性(flatness)50MHz 的OP增幅器電路基板圖26 是由FET 輸入的高速OP 增幅器OPA656 構成的高輸入阻抗OP 增幅電路，它的gain取決于R1、R2，本電路圖的電路定數為2 倍。此外為改善平滑性特別追加設置可以加大噪訊gain，抑制gain-頻率特性高頻領域時峰值的R3。圖26 高輸入阻抗的寬帶OP增幅電路圖27 是高輸入阻抗OP 增幅器的電路基板圖案。降低高速OP 增幅器反相輸入端子與接地之間的浮游容量非常重要，所以本電路的浮游容量設計目標低于0.5pF。如果上述部位附著大浮游容量的話，會成為高頻領域的頻率特性產生峰值的原因，嚴重時頻率甚至會因為feedback 阻抗與浮游容量，造成feedback 信號的位相延遲，最后導致頻率特性產生波動現象。此外高輸入阻抗OP 增幅器輸入部位的浮游容量也逐漸成為問題，圖27 的電路基板圖案的非反相輸入端子部位無full ground設計，如果有外部噪訊干擾之虞時，接地可設計成網格狀(mesh)。圖28 是根據圖26 制成的OP 增幅器Gain－頻率特性測試結果，由圖可知即使接近50MHz頻率特性非常平滑，-3dB cutoff頻率大約是133MHz。
標簽： PCB
上傳時間： 2013-11-09
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MSP-TEST44X 學習板光盤資料及實驗說明 本學習板是按照教育大綱，采納國內外許多單片機實驗儀的優點,保持了傳統機的實驗 項目，增加了以實用技術為主的許多實驗。實驗內容涉及到端口，時鐘，FLASH 讀寫，看 門狗，硬件乘法器，TIMER_A_操作，TIMER_A ，ADC&bt&lcd，通訊操作（232，485， SPI），鍵盤操作(獨立按鍵,行列按鍵)，LED 顯示，LCD 點陣操作，擴展 DATA FLASH 操作， EEPROM 共 14 個例程，采用 C 和匯編兩種語言形式。學習版硬件平臺以 MSP430F449 為核 心，使用了 MSP430F449 內部的絕大多數資源，配合 FET 仿真調試&編程工具，可方便的 實現開發，在線調試與編程下載。為了便于大家查找學習板的資料及便捷的觀看實驗指導書， 特作此說明。
標簽： MSP-TEST 44 光盤 實驗
上傳時間： 2017-09-27
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