<ul id="08wmm"></ul> 用vHDL寫的數字鎖相環程序 pll.vHD為源文件 pllTB.vHD為testbench
上傳時間： 2014-01-20
上傳用戶：zwei41
本文件解壓后clock_time.vHD采用編程環境maxplusII，完成時間秒定時、記時，設置時間秒、聲光報警等功能。
標簽： clock_time maxplusII vHD 解壓
上傳時間： 2015-04-11
上傳用戶：Breathe0125
福州大學EDA選修課所有實驗課程代碼。vHDL語言描述（vHD），以及電路圖（gdf）
上傳時間： 2014-01-10
上傳用戶：13517191407
vHDL 關于2DFFT設計程序 u scinode1 ∼ scinode9.vHD: Every SCI node RTL vHDl code. The details can be seen in the following section. u 2dfft.vHD: The top module includes these scinodes and form a 3x3 SCI Torus network, and it support these sub-modules scinode1∼ scinode9 reset and clk and global_cnt signals to synchronous the sub-modules to simplify the overall design. u proj2.wfc: VSS simulation result that is the same as the ModelSim simulation result. u Pro2_2.wfc: VSS simulation result of another test pattern can’t cause overflow situation.
標簽： scinode1 scinode details 2DFFT
上傳時間： 2014-12-02
上傳用戶：15071087253
max+plusII下編成的直流電機控制器vHD
上傳時間： 2013-12-09
上傳用戶：李夢晗
max+plusII下的各種功能的計數器vHD
上傳時間： 2013-12-17
上傳用戶：qilin
/* This program generates the DApkg.vHD file that is used to define * the DA filter core and gives its parameters and the contents of the * Distributed Arithmetic Look-up-table "DALUT" according to the DA algorithm
標簽： generates the program define
上傳時間： 2015-07-07
上傳用戶：wangchong
<Floating Point Unit Core> fpupack.vHD pre_norm_addsub.vHD addsub_28.vHD post_norm_addsub.vHD pre_norm_mul.vHD mul_24.vHD vcom serial_mul.vHD post_norm_mul.vHD pre_norm_div.vHD serial_div.vHD post_norm_div.vHD pre_norm_sqrt.vHD sqrt.vHD post_norm_sqrt.vHD comppack.vHD fpu.vHD ***For simulation **** To run the simulation read readme.txt in folder test_bench.
標簽： vHD post_norm_addsub pre_norm_addsub Floating
上傳時間： 2014-01-18
上傳用戶：czl10052678
數字鐘的vHD文檔，個人感覺還是蠻完善的，大家可以下載了一同改進。
上傳時間： 2014-11-18
上傳用戶：13215175592
fulladder.vHD 一位全加器 adder.vHD 四位全加器 multi4.vHD 四位并行乘法器
上傳時間： 2015-09-03
上傳用戶：上善若水
