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專輯類----可編程邏輯器件相關專輯 Verilog-HDL實踐與應用系統設計-210頁-18.0M.rar
標簽： Verilog-HDL 18.0 210
上傳時間： 2013-07-23
上傳用戶：小宇NVO
專輯類-實用電子技術專輯-385冊-3.609G 555時基集成電路的應用-10頁-0.2M-pdf版.pdf
上傳時間： 2013-06-28
上傳用戶：維子哥哥
專輯類-可編程邏輯器件相關專輯-96冊-1.77G Verilog-HDL實踐與應用系統設計-210頁-18.0M.pdf
標簽： Verilog-HDL 18.0 210
上傳時間： 2013-04-24
上傳用戶：vodssv
電氣化鐵道牽引網在網絡拓撲結構、電氣元件上具有特殊性，開展數學模型和電氣參數研究對掌握其電氣性能具有重要意義。 本文主要介紹了電氣化鐵道牽引網基波與諧波的模型建立與電氣參數計算。 借用電力系統中的成熟計算方法，并結合牽引網的拓撲結構和導線的特殊性，闡述了多導體傳輸線的串聯阻抗和并聯導納矩陣的計算方法，給出了計算實例。 各種供電方式的牽引網都可等效成多導體傳輸線的供電網絡，網絡上的各種電氣參數均可視為串聯元件和并聯元件。牽引網的均勻多導體傳輸線采用等值Ⅱ型電路，對其它各種串聯與并聯元件也分別建模。 用C＃語言編制了牽引網模型仿真計算軟件，實現了諧波在牽引網中的分布計算。為計算程序設計了良好的人機界面，通過界面可以完成牽引網的參數輸入與外部數據讀取，計算結果再用.csv格式輸出。其中，詳細介紹了LU三角算法。 最后，結合京哈線薊縣南牽引變電所供電區段高次諧波諧振測試，分析了牽引網參數對高次諧波諧振的影響，說明了諧振的原因并給出了治理措施。利用程序進行了仿真計算，驗證了程序的可用性。
上傳時間： 2013-07-23
上傳用戶：hooooor
很棒的Verilog硬件描述語言學習資料。 推薦下載！！！
標簽： Verilog
上傳時間： 2013-06-23
上傳用戶：1101055045
verilog數字系統設計-夏宇聞教材.rar
上傳時間： 2013-08-04
上傳用戶：yanqie
互聯網、移動通信、星基導航是21世紀信息社會的三大支柱產業，而GPS系統的技術水平和發展歷程代表著全世界衛星導航系統的發展狀況。目前，我國已經成為GPS的使用大國，衛星導航產業鏈也已基本形成。然而，我們對GPS核心技術(即如何捕獲衛星信號并保持對信號的跟蹤)的研究還不夠深入，我國GPS產品的核心部分多數還是靠進口。因此，對GPS核心技術的研究是非常緊迫的。 本文首先介紹了GPS的定位原理，之后闡述了GPS接收機的基本原理一直接擴頻通信和GPS信號的結構與特性。從這些方面出發研究接收機基帶處理器的捕獲與跟蹤設計方案。 設計過程中，先詳細分析了滑動相關的捕獲算法和基于FFT的快速捕獲算法，并利用matlab進行了驗證。由于前者靈活性好且可捕獲到高精度的碼相位和載波頻率，適合于本文的硬件接收機，所以本文確定了滑動相關的捕獲方案。 接著分析了跟蹤環路的特點，跟蹤模塊采用碼跟蹤環和載波跟蹤環耦合的方法實現。由于GPS系統通常工作在非常低的信噪比環境中，而非相干環在低信噪比下環路跟蹤性能較好，所以碼跟蹤環采用非相干(DDLL)環實現。這種跟蹤環路采用的鑒相器是能量鑒相器，對數據的調制和載波相位都不敏感，鑒相器不會產生不確定量。由于輸入信號存在180°相位翻轉，而COSTAS鎖相環允許數據調制，對I支路和Q支路信號的180°相位翻轉不敏感，所以載波跟蹤環采用COSTAS鎖相環實現。上述算法在matlab環境下得到了驗證。 基帶處理器電路的主要模塊在Quartus II8.0開發平臺上利用VHDL硬件描述語言實現。然后利用EDA仿真工具ModelSim-Altera6.1g進行了邏輯仿真。本設計滿足系統功能和性能的要求，可以直接用于實時GPS接收機系統的設計中，為自主設計GPS接收機奠定了基礎。 最后，由于在弱電磁環境下，捕獲失鎖后32PPS信號會丟失。所以設計了一個能授時和守時的算法去得到與GPS時同步的精確授時秒信號。并且實現了這個算法。
上傳時間： 2013-04-24
上傳用戶：zuozuo1215
當今，移動通信正處于向第四代通信系統發展的階段，OFDM技術作為第四代數字移動通信(4G)系統的關鍵技術之一，被包括LTE在內的眾多準4G協議所采用。IDFT/DFT作為OFDM系統中的關鍵功能模塊，其精度對基帶解調性能產生著重大的影響，尤其對LTE上行所采用的SC_FDMA更是如此。為了使定點化IDFT/DFT達到較好的性能，本文采用數字自動增益控制(DAGC)技術，以解決過大輸入信號動態范圍所造成的IDFT/DFT輸出信噪比(SNR)惡化問題。 首先，本文簡單介紹了較為成熟的AAGC(模擬AGC)技術，并重點關注近年來為了改善其性能而興起的數字化AGC技術，它們主要用于壓縮ADC輸入動態范圍以防止其飽和。針對基帶處理中具有累加特性的定點化IDFT/DFT技術，進一步分析了AAGC技術和基帶DAGC在實施對象，實現方法等上的異同點，指出了基帶DAGC的必要性。 其次，根據LTE協議，搭建了從調制到解調的基帶PUSCH處理鏈路，并針對基于DFT的信道估計方法的缺點，使用簡單的兩點替換實現了優化，通過高斯信道下的MATLAB仿真，證明其可以達到理想效果。仿真結果還表明，在不考慮同步問題的高斯信道下，本文所搭建的基帶處理鏈路，采用64QAM進行調制，也能達到在SNR高于17dB時，硬判譯碼結果為極低誤碼率(BER)的效果。 再次，在所搭建鏈路的基礎上，通過理論分析和MATLAB仿真，證明了包括時域和頻域DAGC在內的基帶DAGC具有穩定接收鏈路解調性能的作用。同時，通過對幾種DAGC算法的比較后，得到的一套適用于實現的基帶DAGC算法，可以使IDFT/DFT的輸出SNR處于最佳范圍，從而滿足LTE系統基帶解調的要求。針對時域和頻域DAGC的差異，分別選定移位和加法，以及查表的方式進行基帶DAGC算法的實現。 最后，本文對選定的基帶DAGC算法進行了FPGA設計，仿真、綜合和上板結果說明，時域和頻域DAGC實現方法占用資源較少，容易進行集成，能夠達到的最高工作頻率較高，完全滿足基帶處理的速率要求，可以流水處理每一個IQ數據，使之滿足基帶解調性能。
上傳時間： 2013-05-17
上傳用戶：laozhanshi111
這是華為內部的Verilog培訓資料，與大家共享啊！！！
上傳時間： 2013-04-24
上傳用戶：xauthu
一種流水線CPU的verilog源代碼，里面有各個模塊的源代碼，希望對大家有幫助
上傳時間： 2013-07-14
上傳用戶：xymbian
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