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verilog 基礎(chǔ)(chǔ)

  • 基于FPGA的QAM調(diào)制解調(diào)技術(shù)研究.rar

    眾所周知,信息傳輸?shù)暮诵膯栴}是有效性和可靠性,調(diào)制解調(diào)技術(shù)的發(fā)展正是體現(xiàn)了這一思想。從最早的模擬調(diào)幅調(diào)頻技術(shù)的日益完善,到現(xiàn)在數(shù)字調(diào)制技術(shù)的廣泛運(yùn)用,使得信息的傳輸更為有效和可靠。QAM調(diào)制作為一種新的調(diào)制技術(shù),因其具有很高的頻帶利用率而得到了廣泛的應(yīng)用。 本文對(duì)基于FPGA的16QAM調(diào)制解調(diào)進(jìn)行了討論和研究。首先對(duì)16QAM調(diào)制解調(diào)原理進(jìn)行了闡述,建立了16QAM調(diào)制解調(diào)系統(tǒng)的數(shù)學(xué)模型,然后通過分析提出了基于FPGA的16QAM調(diào)制解調(diào)系統(tǒng)的設(shè)計(jì)方案。最后編寫Verilog代碼實(shí)現(xiàn)了算法仿真。 FPGA芯片采用的是Altera公司的大規(guī)模集成電路芯片Cyclone系列的EPlC20F32417,并通過軟件編程對(duì)其進(jìn)行了相關(guān)調(diào)試。文中詳細(xì)介紹了基帶成形濾波器、載波恢復(fù)和定時(shí)同步的基本原理及其設(shè)計(jì)方法。首先用Matlab對(duì)整個(gè)16QAM系統(tǒng)進(jìn)行了軟件仿真;然后用硬件描述語(yǔ)言Verilog HDL在QuartusⅡ環(huán)境下完成了系統(tǒng)關(guān)鍵算法的編寫、行為仿真和綜合,最后詳細(xì)闡述了異步串口(UART)的FPGA實(shí)現(xiàn),把我們編寫的Verilog程序下載到EPlC20F32417芯片上效果很好。

    標(biāo)簽: FPGA QAM 調(diào)制解調(diào)

    上傳時(shí)間: 2013-04-24

    上傳用戶:talenthn

  • 夏宇聞-Verilog經(jīng)典教程.rar

    夏宇聞-Verilog經(jīng)典教程,介紹簡(jiǎn)單而實(shí)用,設(shè)計(jì)人員使用方便。

    標(biāo)簽: Verilog 教程

    上傳時(shí)間: 2013-07-13

    上傳用戶:tedo811

  • 基于FPGA的FFT設(shè)計(jì)與實(shí)現(xiàn).rar

    隨著數(shù)字電子技術(shù)的發(fā)展,數(shù)字信號(hào)處理技術(shù)廣泛應(yīng)用于通訊、語(yǔ)音處理、計(jì)算機(jī)和多媒體等領(lǐng)域。快速傅里葉變換FFT作為數(shù)字信號(hào)處理的核心技術(shù)之一,使離散傅里葉變換的運(yùn)算時(shí)間縮短了幾個(gè)數(shù)量級(jí)。 現(xiàn)場(chǎng)可編程門陣列FPGA是近年來(lái)迅速發(fā)展起來(lái)的新型可編程器件。隨著它的不斷應(yīng)用,使電子設(shè)計(jì)的規(guī)模和集成度不斷提高,同時(shí)也帶來(lái)了電子系統(tǒng)設(shè)計(jì)方法和設(shè)計(jì)思想的不斷推陳出新。 本文主要研究如何利用FPGA實(shí)現(xiàn)FFT處理器,包括算法選取、算法驗(yàn)證、系統(tǒng)結(jié)構(gòu)設(shè)計(jì)、各個(gè)模塊設(shè)計(jì)、FPGA實(shí)現(xiàn)和測(cè)試整個(gè)流程。設(shè)計(jì)采用基-2按時(shí)間抽取算法,以XILINX公司提供的ISE6.1為軟件平臺(tái),利用Verilog HDL描述的方式實(shí)現(xiàn)了512點(diǎn)16bits復(fù)數(shù)塊浮點(diǎn)結(jié)構(gòu)的FFT系統(tǒng),并以FPGA芯片VirtexⅡXC2V1000為硬件平臺(tái),進(jìn)行了仿真、綜合等工作。仿真結(jié)果表明其計(jì)算結(jié)果達(dá)到了一定的精度,運(yùn)算速度可以滿足一般實(shí)時(shí)信號(hào)處理的要求。

    標(biāo)簽: FPGA FFT

    上傳時(shí)間: 2013-04-24

    上傳用戶:lwwhust

  • verilog代碼集錦.rar

    verilog代碼集錦,有需要的看看,對(duì)初學(xué)者很有價(jià)值的

    標(biāo)簽: verilog 代碼 集錦

    上傳時(shí)間: 2013-04-24

    上傳用戶:afeiafei309

  • 曼徹斯特編解碼Verilog代碼.zip

    這是曼徹斯特編碼的Verilog部分的源代碼程序,希望能夠?qū)Υ蠹矣兴鶐椭丁?/p>

    標(biāo)簽: Verilog zip 曼徹斯特 代碼

    上傳時(shí)間: 2013-06-01

    上傳用戶:leixinzhuo

  • 超寬帶脈沖與MB-OFDM物理層的FPGA實(shí)現(xiàn)

    現(xiàn)代通信系統(tǒng)對(duì)帶寬和數(shù)據(jù)速率的要求越來(lái)越高,超寬帶(ultra-wideband,UWB)通信以其傳輸速率高、空間容量大、成本低、功耗低的優(yōu)點(diǎn),成為解決企業(yè)、家庭、公共場(chǎng)所等高速因特網(wǎng)接入的需求與越來(lái)越擁擠的頻率資源分配之間的矛盾的技術(shù)手段。 論文主要圍繞兩方面展開分析:一是介紹用于UWB無(wú)載波脈沖調(diào)制及直接序列碼分多址調(diào)制(DS-CDMA)的新型脈沖,即Hermite正交脈沖,并且分析了這種構(gòu)建UWB多元通信和多用戶通信的系統(tǒng)性能。二是分析了UWB的多帶頻分復(fù)用物理層提案(MBOA)的調(diào)制技術(shù),并在FPGA上實(shí)現(xiàn)了調(diào)制模塊。正交Hermite脈沖集被提出用于UWB的M元雙正交調(diào)制系統(tǒng),獲得高數(shù)據(jù)速率。調(diào)整脈沖的脈寬因子和中心頻率能使脈沖滿足FCC的頻譜要求。M元雙正交調(diào)制的接收機(jī)需要M/2個(gè)相關(guān)器,遠(yuǎn)比M元正交調(diào)制所需的相關(guān)器數(shù)量少。誤碼率一定時(shí),維數(shù)M的增加可獲得高的比特率和低的信噪比。雖然高階的Hermite脈沖易受抖動(dòng)時(shí)延的影響,但當(dāng)抖動(dòng)時(shí)延范圍小于0.02ns時(shí),其影響較為不明顯。本文認(rèn)為1~8階的Hermite脈沖皆可用,可構(gòu)成16元雙正交系統(tǒng)。 正交Hermite脈沖集也可以構(gòu)造UWB多用戶系統(tǒng)。各用戶的信息用不同的Hermite脈沖同時(shí)傳輸,其多用戶的誤比特率上限低于高斯單脈沖構(gòu)成的PPM多用戶系統(tǒng)的誤比特率,所以其系統(tǒng)性能更優(yōu)。正交Hermite脈沖還可以用于UWB的DS-CDMA調(diào)制,在8個(gè)脈沖可用的情況下,最多可容64個(gè)用戶同時(shí)通信。 基于MBOA提出的UWB物理層協(xié)議,本文用Verilog硬件語(yǔ)言實(shí)現(xiàn)了調(diào)制與解調(diào)結(jié)構(gòu),并用Modelsim做了時(shí)序驗(yàn)證。用Verilog編程實(shí)現(xiàn)的輸出數(shù)據(jù)與Matlab生成的UWB建模的輸出結(jié)果一致。為了達(dá)到UWBMB-OFDM系統(tǒng)的FFT處理器的要求,一個(gè)混和基多通道流水線的FFT算法結(jié)構(gòu)被提出。其有效的實(shí)現(xiàn)方法也被提出。這種結(jié)構(gòu)采用多通道以獲得高的數(shù)據(jù)吞吐量。此外,它用于存儲(chǔ)和復(fù)數(shù)乘法器的硬件損耗相比其他的FFT處理器是最少的。高基的FFT蝶算減少了復(fù)數(shù)乘法器的數(shù)量。在132MHz的工作頻率下,整個(gè)128點(diǎn)FFT變換在此結(jié)構(gòu)模式下只需要242.4ns,滿足了MBOA的要求。

    標(biāo)簽: MB-OFDM FPGA 超寬帶 脈沖

    上傳時(shí)間: 2013-07-29

    上傳用戶:TI初學(xué)者

  • verilog代碼

    幾個(gè)較基礎(chǔ)和實(shí)用的Verilog代碼,適于初學(xué)者使用

    標(biāo)簽: verilog 代碼

    上傳時(shí)間: 2013-04-24

    上傳用戶:Amygdala

  • 用Verilog實(shí)現(xiàn)的以太網(wǎng)接口

    用Verilog實(shí)現(xiàn)的以太網(wǎng)接口!!!!!!!!!!!!!!!!!!

    標(biāo)簽: Verilog 以太網(wǎng)接口

    上傳時(shí)間: 2013-07-13

    上傳用戶:LSPSL

  • i2c verilog

    I2C控制的VERILOG原碼。從國(guó)外網(wǎng)站搞來(lái)的,比較實(shí)用。

    標(biāo)簽: verilog i2c

    上傳時(shí)間: 2013-04-24

    上傳用戶:aappkkee

  • 基于Verilog HDL語(yǔ)言的FPGA設(shè)計(jì)

    采用 Verilog HDL 語(yǔ)言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog

    標(biāo)簽: Verilog FPGA HDL 語(yǔ)言

    上傳時(shí)間: 2013-07-06

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