手把手教你學(xué)CPLD/FPGA與單片機聯(lián)合設(shè)計（前3章） 作者：周興華；出版社： 北京航空航天大學(xué)出版社 內(nèi)容簡介：本書以實踐（實驗）為主線，以生動短小的實例為靈魂，穿插介紹了Verilog HDL語言的語法及Altera公司的EPM7128S（或Atmel公司的ATFl508A5）設(shè)計開發(fā)編程。理論與實踐緊密結(jié)合，由淺入深、循序漸進地引導(dǎo)讀者進行學(xué)習(xí)、實驗，這樣讀者學(xué)得進、記得牢，不會產(chǎn)生畏難情緒，無形之中就掌握了 CPLD／FPGA的聯(lián)合設(shè)計。
上傳時間： 2013-10-20
上傳用戶：xjz632
基于Altera公司FPGA芯片EP2C8Q208，嵌入MC8051 IP Core，用C語言對MC8051 IP Core進行編程，以其作為控制核心，實現(xiàn)系統(tǒng)控制。在FPGA芯片中，利用Verilog HDL語言進行編程，設(shè)計了以MC8051 IP Core為核心的控制模塊、計數(shù)模塊、鎖存模塊和LCD顯示模塊等幾部分，實現(xiàn)了頻率的自動測量，測量范圍為0.1Hz~50MHz，測量誤差0.01%。并實現(xiàn)測頻率、周期、占空比等功能。
上傳時間： 2013-10-14
上傳用戶：1214209695
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達式的算術(shù)運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計。因其結(jié)構(gòu)化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習(xí)就能很好地掌握它，利用它的強大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標(biāo)簽： Verilog_HDL
上傳時間： 2013-11-23
上傳用戶：青春給了作業(yè)95
主要介紹testbench的寫法，很經(jīng)典的好書
上傳時間： 2014-01-05
上傳用戶：shanxiliuxu
提出一種基于FPGA的實時視頻信號處理平臺的設(shè)計方法，該系統(tǒng)接收低幀率數(shù)字YCbCr 視頻信號，對接收的視頻信號進行格式和彩色空間轉(zhuǎn)換、像素和，利用片外SDRAM存儲器作為幀緩存且通過時序控制器進行幀率提高，最后通過VGA控制模塊對圖像信號進行像素放大并在VGA顯示器上實時顯示。整個設(shè)計使用Verilog HDL語言實現(xiàn)，采用Altera公司的EP2S60F1020C3N芯片作為核心器件并對功能進行了驗證。
上傳時間： 2013-11-10
上傳用戶：sjb555
NiosII軟核處理器是Altera公司開發(fā)，基于FPGA操作平臺使用的一款高速處理器，為了適應(yīng)高速運動圖像采集，提出了一種基于NiosII軟核處理的步進電機接口設(shè)計，使用verilog HDL語言完成該接口設(shè)計，最后通過QuartusII軟件，給出了實驗仿真結(jié)果。
標(biāo)簽： NiosII 軟核處理器 步進電機 接口設(shè)計
上傳時間： 2014-12-28
上傳用戶：jiwy
fpga
標(biāo)簽： verilog wire HDL reg
上傳時間： 2013-10-11
上傳用戶：q3290766
學(xué)習(xí)FPGA的必備知識
標(biāo)簽： Verilog HDL 基礎(chǔ)知識
上傳時間： 2014-12-28
上傳用戶：jyycc
設(shè)計了一種基于FPGA純硬件方式實現(xiàn)方向濾波的指紋圖像增強算法。設(shè)計采用寄存器傳輸級（RTL）硬件描述語言（Verilog HDL），利用時分復(fù)用和流水線處理等技術(shù)，完成了方向濾波指紋圖像增強算法在FPGA上的實現(xiàn)。整個系統(tǒng)通過了Modelsim的仿真驗證并在Terasic公司的DE2平臺上完成了硬件測試。設(shè)計共消耗了3716個邏輯單元，最高處理速度可達92.93MHz。以50MHz頻率工作時，可在0.5s以內(nèi)完成一幅256×256指紋圖像的增強處理。
上傳時間： 2013-10-12
上傳用戶：攏共湖塘
數(shù)字三相鎖相環(huán)中含有大量乘法運算和三角函數(shù)運算，占用大量的硬件邏輯資源。為此，提出一種數(shù)字三相鎖相環(huán)的優(yōu)化實現(xiàn)方案，利用乘法模塊復(fù)用和CORDIC算法實現(xiàn)三角函數(shù)運算，并用Verilog HDL硬件描述語言對優(yōu)化前后的算法進行了編碼實現(xiàn)。仿真和實驗結(jié)果表明，優(yōu)化后的數(shù)字三相鎖相環(huán)大大節(jié)省了FPGA的資源，并能快速、準(zhǔn)確地鎖定相位，具有良好的性能。
標(biāo)簽： FPGA 數(shù)字 三相 優(yōu)化設(shè)計
上傳時間： 2013-11-15
上傳用戶：yjj631
蟲蟲下載站版權(quán)所有 京ICP備2021023401號-1
