直接頻率合成器，采用verilog hdl
標(biāo)簽： 頻率合成器
上傳時(shí)間： 2013-12-11
上傳用戶(hù)：qweqweqwe
模數(shù)變換器，采用verilog hdl編寫(xiě)
標(biāo)簽： 模數(shù)變換器
上傳時(shí)間： 2013-12-20
上傳用戶(hù)：bruce
十六位的除法器，采用verilog hdl
標(biāo)簽： 十六位 除法器
上傳時(shí)間： 2013-11-27
上傳用戶(hù)：kr770906
曼徹斯特編碼實(shí)現(xiàn)，verilog HDL 做的，我也是從網(wǎng)上下的
標(biāo)簽： 曼徹斯特編碼
上傳時(shí)間： 2013-12-25
上傳用戶(hù)：稀世之寶039
文通過(guò)ALTERA公司的quartus II軟件，用Verilog HDL語(yǔ)言完成多功能數(shù)字鐘的設(shè)計(jì)。主要完成的功能為：計(jì)時(shí)功能，24小時(shí)制計(jì)時(shí)顯示；通過(guò)七段數(shù)碼管動(dòng)態(tài)顯示時(shí)間；校時(shí)設(shè)置功能，可分別設(shè)置時(shí)、分、秒；跑表的啟動(dòng)、停止 、保持顯示和清除。
標(biāo)簽： quartus ALTERA 軟件
上傳時(shí)間： 2013-12-09
上傳用戶(hù)：皇族傳媒
21點(diǎn)牌 能重新洗牌 點(diǎn)沒(méi)有用到文件，代碼比較簡(jiǎn)單
標(biāo)簽：
上傳時(shí)間： 2017-01-22
上傳用戶(hù)：璇珠官人
設(shè)計(jì)一個(gè)能進(jìn)行時(shí)、分、秒計(jì)時(shí)的十二小時(shí)制或二十四小時(shí)制的數(shù)字鐘，并具有定時(shí)與鬧鐘功能，能在設(shè)定的時(shí)間發(fā)出鬧鈴音，能非常方便地對(duì)小時(shí)、分鐘和秒進(jìn)行手動(dòng)調(diào)節(jié)以校準(zhǔn)時(shí)間，每逢整點(diǎn)，產(chǎn)生報(bào)時(shí)音報(bào)時(shí)。實(shí)驗(yàn)平臺(tái)： 1. 一臺(tái)PC機(jī)； 2. MAX+PLUSII10.1。 Verilog HDL語(yǔ)言實(shí)現(xiàn)
標(biāo)簽： 分 計(jì)時(shí) 數(shù)字
上傳時(shí)間： 2017-01-30
上傳用戶(hù)：dreamboy36
VHDL是由美國(guó)國(guó)防部為描述電子電路所開(kāi)發(fā)的一種語(yǔ)言，其全稱(chēng)為(Very High Speed Integrated Circuit) Hardware Description Language。 與另外一門(mén)硬件描述語(yǔ)言Verilog HDL相比，VHDL更善于描述高層的一些設(shè)計(jì)，包括系統(tǒng)級(jí)（算法、數(shù)據(jù)通路、控制）和行為級(jí)（寄存器傳輸級(jí)），而且VHDL具有設(shè)計(jì)重用、大型設(shè)計(jì)能力、可讀性強(qiáng)、易于編譯等優(yōu)點(diǎn)逐漸受到硬件設(shè)計(jì)者的青睞。但是，VHDL是一門(mén)語(yǔ)法相當(dāng)嚴(yán)格的語(yǔ)言，易學(xué)性差，特別是對(duì)于剛開(kāi)始接觸VHDL的設(shè)計(jì)者而言，經(jīng)常會(huì)因某些小細(xì)節(jié)處理不當(dāng)導(dǎo)致綜合無(wú)法通過(guò)。為此本文就其中一些比較典型的問(wèn)題展開(kāi)探討，希望對(duì)初學(xué)者有所幫助，提高學(xué)習(xí)進(jìn)度。
標(biāo)簽： VHDL 美國(guó) 電子電路 語(yǔ)言
上傳時(shí)間： 2017-02-18
上傳用戶(hù)：nanshan
工程機(jī)器人自主作業(yè)控制程序，內(nèi)含有數(shù)據(jù)采集，通信以及PID運(yùn)算等代碼。
標(biāo)簽： 工程 控制 程序
上傳時(shí)間： 2013-12-23
上傳用戶(hù)：66666
FPGA音樂(lè)試驗(yàn)，語(yǔ)言：verilog HDL
標(biāo)簽： FPGA
上傳時(shí)間： 2013-12-26
上傳用戶(hù)：liansi
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
