這篇文章討論了不同HDL代碼的編寫方式，對(duì)綜合結(jié)果的影響。閱讀本文對(duì)深入了解綜合工具和提高HDL的編寫水平有不少幫助，原文時(shí)針對(duì)Synopsys的綜合軟件論述的，但對(duì)所有綜合軟件，都有普遍的借鑒意義
標(biāo)簽： Synthesis Coding Styles Guide
上傳時(shí)間： 2014-01-11
上傳用戶：亞亞娟娟123
針對(duì)Virtex-6 給出了HDL設(shè)計(jì)指南，其中，賽靈思為每個(gè)設(shè)計(jì)元素給出了四個(gè)設(shè)計(jì)方案元素，并給出了Xilinx認(rèn)為是最適合你的解決方案。這4個(gè)方案包括：實(shí)例，推理，CORE Generator或者其他Wizards，宏支持.
標(biāo)簽： Virtex HDL 設(shè)計(jì)指南
上傳時(shí)間： 2015-01-02
上傳用戶：pinksun9
DES 加密算法的VHDL和VERILOG 源程序及其TESTBENCH。
標(biāo)簽： TESTBENCH VERILOG VHDL DES
上傳時(shí)間： 2015-01-04
上傳用戶：songyue1991
本文為verilog的源代碼
標(biāo)簽： verilog 源代碼
上傳時(shí)間： 2015-01-08
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Verilog編碼與綜合中的非阻塞性賦值
標(biāo)簽： Verilog 編碼 非阻塞性賦值
上傳時(shí)間： 2013-12-23
上傳用戶：杜瑩12345
8位RISC CPU的VERILOG編程 SOURCECODE
標(biāo)簽： SOURCECODE VERILOG RISC CPU
上傳時(shí)間： 2015-01-09
上傳用戶：Andy123456
Verilog DHL教程
標(biāo)簽： Verilog DHL 教程
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sdram的verilog的源碼實(shí)現(xiàn)
標(biāo)簽： verilog sdram 源碼
上傳用戶：huangld
PCI接口的Verilog源代碼
標(biāo)簽： Verilog PCI 接口 源代碼
上傳時(shí)間： 2013-12-28
上傳用戶：l254587896
有關(guān)VERILOG的比較精辟的介紹，不容錯(cuò)過！
標(biāo)簽： VERILOG 比較
上傳時(shí)間： 2014-09-02
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