《集成電路設(shè)計(jì)制造中EDA工具實(shí)用教程》共17章，分為三個(gè)部分。第一部分介紹半導(dǎo)體工藝和半導(dǎo)體器件仿真工具，分別介紹了Synopsys公司的TSUPREM4/MEDICI，ISE TCAD和Silvaco公司的Athena/Atlas等TCAD工具及其使用，并以ESD靜電放電防護(hù)器件的設(shè)計(jì)及驗(yàn)證為實(shí)例介紹這些軟件工具的應(yīng)用。第二部分介紹了模擬集成電路設(shè)計(jì)工具的應(yīng)用，輔以典型模擬IC電路的設(shè)計(jì)實(shí)例，以Cadence設(shè)計(jì)流程中的工具為主，同時(shí)也介紹了業(yè)界常用的Synopsys的Hspice電路仿真工具和Mentor Graphics的Calibre版圖驗(yàn)證工具。第三部分為數(shù)字集成電路的設(shè)計(jì)工具使用教程，分別介紹了用Matlab進(jìn)行系統(tǒng)級(jí)驗(yàn)證、用ModelSim和NC-Verilog進(jìn)行HDL描述和仿真、用Xilinx ISE進(jìn)行EPGA驗(yàn)證設(shè)計(jì)、用Synopsys的Design Compiler工具進(jìn)行邏輯綜合以及使用Cadence的SE和SOC Encounter進(jìn)行IC后端設(shè)計(jì)等。最后介紹了可測性設(shè)計(jì)的基本概念和流程。
上傳時(shí)間： 2022-07-16
上傳用戶：zhaiyawei
Verilog HDL: Magnitude For a vector (a,b), the magnitude representation is the following: A common approach to implementing these arithmetic functions is to use the Coordinate Rotation Digital Computer (CORDIC) algorithm. The CORDIC algorithm calculates the trigonometric functions of sine, cosine, magnitude, and phase using an iterative process. It is made up of a series of micro-rotations of the vector by a set of predetermined constants, which are powers of two. Using binary arithmetic, this algorithm essentially replaces multipliers with shift and add operations. In a Stratix™ device, it is possible to calculate some of these arithmetic functions directly, without having to implement the CORDIC algorithm.
標(biāo)簽： representation Magnitude the magnitude
上傳時(shí)間： 2013-12-24
上傳用戶：金宜
基于verilog HDL的自動(dòng)售貨機(jī)控制電路設(shè)計(jì): 可以對(duì)5種不同種類的貨物進(jìn)行自動(dòng)售貨,價(jià)格分別為A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售貨機(jī)可以接受1元,5角,1角三種硬幣(即有三種輸入信號(hào)IY,IWJ,IYJ),并且在一個(gè)3位7段LED(二位代表元,一位代表角)顯示以投入的總錢數(shù)，最大9.90元，如果大于該數(shù)值，新投入的硬幣會(huì)退出,選擇貨物的輸入信號(hào)Ia,Ib,Ic,Id,Ie和一個(gè)放棄信號(hào)In,輸出指示信號(hào)為 Sa, Sb ,Sc ,Sd, Se 分別表示售出相應(yīng)的貨物,同時(shí)輸出的信號(hào)yuan, jiao代表找零,相應(yīng)每個(gè)脈沖代表找零相應(yīng)的硬幣，上述輸入和輸出信號(hào)均是一個(gè)固定寬度的脈沖信號(hào)。
標(biāo)簽： verilog 1.00 1.50 1.80
上傳時(shí)間： 2016-07-12
上傳用戶：lanwei
一個(gè)QEP電路的verilog代碼。輸入信號(hào)是光電編碼器的A相和B相信號(hào)和一個(gè)處理時(shí)鐘，輸出的是計(jì)數(shù)信號(hào)和方向信號(hào)。
上傳時(shí)間： 2014-01-21
上傳用戶：wangdean1101
采用FPGA實(shí)現(xiàn)色彩空間轉(zhuǎn)換R’G’B’ to Y’CbCr的VHDL和verilog源代碼,支持xilinx的各種器件.
標(biāo)簽： verilog xilinx FPGA CbCr
上傳時(shí)間： 2013-12-12
上傳用戶：lps11188
21世紀(jì)大學(xué)新型參考教材系列 集成電路B 荒井
上傳時(shí)間： 2013-04-15
上傳用戶：eeworm
家電維修(最基礎(chǔ)的教程B)1-20.Torrent
上傳時(shí)間： 2013-06-10
上傳用戶：eeworm
Verilog-HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)
標(biāo)簽： Verilog-HDL 實(shí)踐 應(yīng)用系統(tǒng)
上傳時(shí)間： 2013-08-06
上傳用戶：eeworm
精通Verilog HDL：IC設(shè)計(jì)核心技術(shù)實(shí)例詳解
標(biāo)簽： Verilog HDL IC設(shè)計(jì) 核心技術(shù)
上傳時(shí)間： 2013-07-24
上傳用戶：eeworm
jk-b交通信號(hào)控制機(jī)原理圖
標(biāo)簽： jk-b 交通信號(hào) 控制機(jī) 原理圖
上傳時(shí)間： 2013-07-13
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