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verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)
標(biāo)簽： verilog-hdl 實(shí)踐 應(yīng)用系統(tǒng)
上傳時(shí)間： 2013-08-06
上傳用戶：eeworm
精通Verilog HDL：IC設(shè)計(jì)核心技術(shù)實(shí)例詳解
標(biāo)簽： Verilog HDL IC設(shè)計(jì) 核心技術(shù)
上傳時(shí)間： 2013-07-24
專(zhuān)輯類(lèi)----可編程邏輯器件相關(guān)專(zhuān)輯 verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁(yè)-18.0M.rar
標(biāo)簽： verilog-hdl 18.0 210
上傳時(shí)間： 2013-07-23
上傳用戶：小宇NVO
專(zhuān)輯類(lèi)-可編程邏輯器件相關(guān)專(zhuān)輯-96冊(cè)-1.77G verilog-hdl實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì)-210頁(yè)-18.0M.pdf
上傳時(shí)間： 2013-04-24
上傳用戶：vodssv
采用 Verilog HDL 語(yǔ)言在Altera 公司的FPGA 芯片上實(shí)現(xiàn)了RISC_CPU 的關(guān)鍵部件狀態(tài)控制器的設(shè)計(jì),以及在與其它各種數(shù)字邏輯設(shè)計(jì)方法的比較下,顯示出使用Verilog
標(biāo)簽： Verilog FPGA HDL 語(yǔ)言
上傳時(shí)間： 2013-07-06
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Verilog HDL程序設(shè)計(jì)教程,一本實(shí)用的教程，值得一看。
標(biāo)簽： Verilog HDL 程序設(shè)計(jì) 教程
上傳時(shí)間： 2013-05-26
上傳用戶：cy_ewhat
夏宇聞教授的數(shù)字系統(tǒng)設(shè)計(jì)教程Verilog HDL
標(biāo)簽： VERILOG HDL 數(shù)字系統(tǒng)設(shè)計(jì)
上傳時(shí)間： 2013-07-20
上傳用戶：FFAN
本文利用Verilog HDL 語(yǔ)言自頂向下的設(shè)計(jì)方法設(shè)計(jì)多功能數(shù)字鐘，突出了其作為硬件描述語(yǔ)言的良好的可讀性、可移植性和易理解等優(yōu)點(diǎn)，并通過(guò)Altera QuartusⅡ 4.1 和ModelSim
標(biāo)簽： Verilog HDL 多功能 數(shù)字
上傳時(shí)間： 2013-07-21
上傳用戶：ve3344
：視頻圖像采集verilog HDl源程序，視頻解碼芯片部分的，可以供參考
標(biāo)簽： verilog HDl 視頻圖像 源程序
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人民郵電出版社一書(shū)的配套光盤(pán),包含書(shū)上所有原代碼,特別是狀態(tài)機(jī)部分,值得學(xué)習(xí)
標(biāo)簽： verilog hdl
上傳時(shí)間： 2013-05-30
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