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這是一個量化編碼當中關于A律和u律壓縮和擴展的源程序，程序由verilogHdl語言編寫，算法在Modelsim上進行仿真過
標簽： 量化 編碼 擴展 源程序
上傳時間： 2016-03-06
上傳用戶：klin3139
從算法設計到硬線邏輯的實現(xiàn)——實驗練習與Verilog語法手冊，與先前傳的《verilogHdl教程》配合使用，Pdg格式，請用超星閱覽器打開。
標簽： Verilog 算法設計 實驗
上傳時間： 2014-10-28
上傳用戶：zycidjl
在信息信號處理過程中，如對信號的過濾、檢測、預測等，都要使用濾波器，數(shù)字濾波器是數(shù)字信號處理（DSP，DigitalSignalProcessing）中使用最廣泛的一種器件。常用的濾波器有無限長單位脈沖響應（ⅡR）濾波器和有限長單位脈沖響應（FIR）濾波器兩種[1]，其中，F(xiàn)IR濾波器能提供理想的線性相位響應，在整個頻帶上獲得常數(shù)群時延從而得到零失真輸出信號，同時它可以采用十分簡單的算法實現(xiàn)，這兩個優(yōu)點使FIR濾波器成為明智的設計工程師的首選，在采用VHDL或verilogHdl等硬件描述語言設計數(shù)字濾波器時，由于程序的編寫往往不能達到良好優(yōu)化而使濾波器性能表現(xiàn)一般。而采用調(diào)試好的IPCore需要向Altera公司購買。筆者采用了一種基于DSPBuilder的FPGA設計方法，使FIR濾波器設計較為簡單易行，并能滿足設計要求
標簽： 信號處理 過程
上傳時間： 2016-04-15
上傳用戶：gut1234567
單級CIC2倍內(nèi)插濾波器，用verilogHdl實現(xiàn)
標簽： CIC2 內(nèi)插 濾波器
上傳時間： 2014-01-08
上傳用戶：sunjet
改進的DCT算法設計，verilogHdl實現(xiàn)
標簽： DCT 算法設計
上傳時間： 2016-09-22
上傳用戶：tianyi223
設計一個簡單的8比特ALU和一個簡單的存儲器，是用verilogHdl實現(xiàn)的，這是個題目及其解析
標簽： ALU 比特 存儲器
上傳時間： 2013-12-19
上傳用戶：lht618
設計一個簡單的8比特ALU的源代碼，是用verilogHdl實現(xiàn)的
標簽： ALU 比特 源代碼
上傳時間： 2014-01-01
上傳用戶：牛布牛
設計一個簡單存儲器的源代碼，是用verilogHdl實現(xiàn)的
標簽： 存儲器 源代碼
上傳時間： 2016-11-14
上傳用戶：xieguodong1234
數(shù)字電路設計教程，verilogHdl設計
標簽： 數(shù)字電路 設計教程
上傳時間： 2016-12-03
ISCAS的benchmark 含有原理圖，VHDL、verilogHdl網(wǎng)表，測試數(shù)據(jù)等。 27-channel interrupt controller
標簽： benchmark ISCAS 原理圖
上傳時間： 2016-12-07
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