spi協(xié)議的FPGA實(shí)現(xiàn)(verlog).
標(biāo)簽： verlog FPGA spi 協(xié)議
上傳時(shí)間： 2016-05-13
上傳用戶：VRMMO
此程序?yàn)橛?b>verlog HDL編寫的一個(gè)完整的3位加法器。
標(biāo)簽： verlog HDL 程序 加法器
上傳時(shí)間： 2013-12-29
上傳用戶：498732662
用verlog hdl開發(fā)的SPI 的源碼
標(biāo)簽： verlog hdl SPI 源碼
上傳時(shí)間： 2013-12-17
上傳用戶：xuan‘nian
非常經(jīng)典的verlog hdl 語言學(xué)習(xí)教程及開發(fā)程序開發(fā)事例
標(biāo)簽： verlog hdl 語言 教程
上傳時(shí)間： 2016-07-21
上傳用戶：爺?shù)臍赓|(zhì)
verlog hdl無刷電機(jī)控制程序,已在modelsim仿真
標(biāo)簽： modelsim verlog hdl 無刷電機(jī)
上傳時(shí)間： 2013-12-28
上傳用戶：zm7516678
verlog編程135例，對于初學(xué)者很有幫助
標(biāo)簽： verlog 135 編程
上傳時(shí)間： 2016-12-06
上傳用戶：shus521
verlog HDL 寫得一款32路方波發(fā)生器，例子是4路可以自己加，相位可調(diào)，頻率可調(diào)，占空比可調(diào)。具體參見readme.doc.此處只提供了源碼包含頂層模塊sgs32.v 子模塊dds.v和pll設(shè)置模塊altp.v及波形驅(qū)動文件
標(biāo)簽： verlog HDL 方波發(fā)生器
上傳時(shí)間： 2016-12-07
上傳用戶：daoxiang126
verlog語言的試驗(yàn)上機(jī)，有鎖存器，寄存器等等的代碼。可以eda仿真
標(biāo)簽： verlog 語言
上傳時(shí)間： 2016-12-14
上傳用戶：SimonQQ
這是當(dāng)初買FPGA板子附帶的verlog教程，感覺寫的通俗易懂，希望對大家有用
標(biāo)簽： verlog FPGA 教程
上傳時(shí)間： 2014-01-10
上傳用戶：sz_hjbf
上傳時(shí)間： 2013-12-21
上傳用戶：lingzhichao
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