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華為 FPGA 設(shè)計(jì)高級技巧 Xilinx 篇

華為 FPGA 設(shè)計(jì)高級技巧 Xilinx 篇，涉及 FPGA 綜合、時序優(yōu)化、編碼風(fēng)格

標(biāo)簽： Xilinx FPGA 華為高級技巧

上傳時間： 2014-12-06

上傳用戶：manking0408
采用FPGA實(shí)現(xiàn)色彩空間轉(zhuǎn)換R’G’B’ to Y’CbCr的VHDL和verilog源代碼,支持xilinx的各種器件.

采用FPGA實(shí)現(xiàn)色彩空間轉(zhuǎn)換R’G’B’ to Y’CbCr的VHDL和verilog源代碼,支持xilinx的各種器件.

標(biāo)簽： verilog xilinx FPGA CbCr

上傳時間： 2013-12-12

上傳用戶：lps11188
　　本文提出了加快發(fā)展之路　　從理論設(shè)計(jì),通過Matlab / Simulink環(huán)境　　在定點(diǎn)算法對其行為模擬的　　在FPGA或定制實(shí)現(xiàn)硅片。這個了　　實(shí)現(xiàn)了netlist移植的Sim

　　本文提出了加快發(fā)展之路　　從理論設(shè)計(jì),通過Matlab / Simulink環(huán)境　　在定點(diǎn)算法對其行為模擬的　　在FPGA或定制實(shí)現(xiàn)硅片。這個了　　實(shí)現(xiàn)了netlist移植的Simulink系統(tǒng) 　　描述成的硬件描述語言[VHDL]。在這個例子中,這個　　Simulink-to-VHDL轉(zhuǎn)換器被設(shè)計(jì)來使用　　代碼來描述結(jié)構(gòu)VHDL系統(tǒng)互連, 　　允許簡單的行為說明基本模塊。　　結(jié)果VHDL bit-true交付后代碼　　比較定點(diǎn)Simulink仿真模型等效　　模擬。

標(biāo)簽： Simulink netlist Matlab FPGA

上傳時間： 2017-03-09

上傳用戶：duoshen1989
xilinx Virtex-4 fpga開發(fā)板（ML402,ML403等）的使用入門手冊

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標(biāo)簽： xilinx Virtex ML fpga

上傳時間： 2013-12-26

上傳用戶：mpquest
how to infer ram for fpga altera xilinx

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標(biāo)簽： altera xilinx infer fpga

上傳時間： 2013-12-25

上傳用戶：dongbaobao
How to infer a finite state machine for fpga altera xilinx

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標(biāo)簽： machine finite altera xilinx

上傳時間： 2014-01-10

上傳用戶：鳳臨西北
how to infer a shift register for fpga altera xilinx

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標(biāo)簽： register altera xilinx infer

上傳時間： 2014-01-22

上傳用戶：zl5712176
提出了一個采用(2,1,7)卷積碼+QPSK的中頻調(diào)制解調(diào)方案,并在Xilinx公司的100萬門FPGA芯片上實(shí)現(xiàn)了該系統(tǒng)。該系統(tǒng)在信噪比SNR為6dB左右時可實(shí)現(xiàn)速率超過1Mbit/s、誤碼率

提出了一個采用(2,1,7)卷積碼+QPSK的中頻調(diào)制解調(diào)方案,并在Xilinx公司的100萬門FPGA芯片上實(shí)現(xiàn)了該系統(tǒng)。該系統(tǒng)在信噪比SNR為6dB左右時可實(shí)現(xiàn)速率超過1Mbit/s、誤碼率小于10-5的數(shù)據(jù)傳輸。

標(biāo)簽： Xilinx QPSK FPGA Mbit

上傳時間： 2014-01-05

上傳用戶：exxxds
xilinx公司出的FPGA開發(fā)板和原理圖

xilinx公司出的FPGA開發(fā)板和原理圖

標(biāo)簽： xilinx FPGA 開發(fā)板原理圖

上傳時間： 2017-04-02

上傳用戶：二驅(qū)蚊器
Multiple Coherehence simulate using matlab

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標(biāo)簽： Coherehence Multiple simulate matlab

上傳時間： 2014-12-07

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